[发明专利]一种三维片上系统电路绑定中测试的优化方法和装置

说明书

本发明提供一种三维片上系统电路绑定中测试的优化方法和装置，通过对待绑定中测试阶段的测试组中的硬核以测试时长的升序排序，确定一个第一数量，使在对该第一数量的硬核进行测试时，保证测试组中的所有硅通孔均能够被测试到，然后按升序排序的顺序从该第一数量的硬核开始，逐一增加硬核，并组成检验集合，计算每一检验集合对应的测试成本，确定最低测试成本，以最低测试成本对应的检验集合中的硬核作为测试组中在绑定中测试阶段进行测试的硬核；本发明单独针对绑定中测试阶段进行优化，并在优化过程中充分考虑了三维片上系统电路的测试时长，以最小化测试时长为前提确定测试组中在绑定中测试阶段进行测试的硬核，达到了降低测试成本的目的。

技术领域

本发明涉及集成电路测试技术领域，更具体地，涉及一种三维片上系统电路绑定中测试的优化方法和装置。

背景技术

伴随着摩尔定律，半导体行业对片上系统(System-on-chip，SoC)电路性能有着与日俱增的要求，同时需要将功耗以及成本限定在一个范围内，三维堆叠成为了片上系统电路延续摩尔定律的一种有效的解决方案，三维堆叠的绑定技术包含了线绑定、无接触绑定以及硅通孔连接，其中硅通孔连接凭借其成熟以及高效，成为了如今三维片上系统电路的最佳绑定方案。通常来说，硅通孔一般由直径5微米，50微米高的铜材质圆柱体构成。三维片上系统电路提供了很多优势，首先，电路内部硬核之间的连接距离大幅缩短，从而降低了传输的时间；其次，功耗也因为连接距离缩短而降低；另外，三维堆叠技术还支持混合技术的电路。

尽管三维片上系统电路有以上这些优势，然而，在其可以被大规模生产之前，技术上还需要克服很多新的挑战。在这些挑战中，最为关键的挑战就是三维片上系统电路的测试问题，尤其是测试成本居高，导致迟迟不能大规模生产，而测试时间直接决定测试成本。针对三维片上系统电路测试成本降低、测试策略优化的方法，在工业界以及学术界均有一些已有的解决方案。

然而，这些已有的工作都没有单独针对绑定中测试进行优化，另外，也没有充分考虑实际堆叠中三维片上系统电路的测试时间，这些直接影响了最终的测试成本。因此，如何设计一种优化的测试方法，进而降低测试成本问题，就显得尤为重要。

发明内容

为了克服上述问题或者至少部分地解决上述问题，本发明提供一种三维片上系统电路绑定中测试的优化方法和装置。

根据本发明的一个方面，提供一种三维片上系统电路绑定中测试的优化方法，包括：对于在绑定中测试阶段待测试层中的任一测试组，将所述任一测试组作为目标测试组，确定目标测试组中的硬核和硅通孔；将目标测试组中的硬核按测试时长的升序排序后形成的集合作为升序排序集合；根据升序排序集合确定最小硬核集合中硬核的第一数量，最小硬核集合为对最小硬核集合中的硬核进行测试时，测试通路可通过目标测试组中的所有硅通孔；获取每一检验集合对应的测试成本，其中，每一检验集合为升序排序集合中前第二数量的硬核组成的集合，第二数量从第一数量开始取值，直至逐一取值到第一总数量，第一总数量为目标测试组中的硅通孔的总数量，每一检验集合对应的测试成本为对每一检验集合中的硬核进行测试的成本；确定最低测试成本，将最低测试成本对应的检验集合中的硬核确定为目标测试组在绑定中测试阶段进行测试的硬核。

其中，根据升序排序集合确定最小硬核集合中硬核的第一数量，包括：确定目标测试组中的硅通孔的第二总数量；按照升序排序集合中从前到后的顺序，逐一确定新增的与每一硬核相连接的硅通孔的数量；根据第二总数量和新增的与每一硬核相连接的硅通孔的数量，确定第一数量。

其中，按照升序排序集合中从前到后的顺序，逐一确定新增的与每一硬核相连接的硅通孔的数量，包括：对于升序排序集合中的任一硬核，将与升序排序集合中所述任一硬核之前的硬核相连接的硅通孔组成的集合作为硅通孔集合；确定与所述任一硬核相连接的硅通孔；在与所述任一硬核相连接的硅通孔中，确定不属于硅通孔集合的硅通孔的第三数量，将第三数量作为新增的与所述任一硬核相连接的硅通孔的数量。