[发明专利]将并发程序转换为可部署在基于FPGA的云基础设施上的硬件的综合路径

说明书

利用FPGA来加速可以通过转换并发程序来执行。一种示例性操作模式可以通过以下方式从软件级的并发异步程序创建一个或多个同步硬件加速器：获得作为软件指令的输入，该软件指令通过在并发进程之间通过通道执行的消息交换的通信顺序进程(CSP)的模型来描述并发行为；在计算设备上，将每个并发进程映射到包括会合、分叉、合并、转向、变量和仲裁器中的至少一个的同步数据流基元；产生用于上载到一个或多个现场可编程门阵列(FPGA)设备的钟控数字逻辑描述；通过重定时，执行用于吞吐量、时钟频率和资源使用的输出设计的基元重映射；以及创建用于调试FPGA设备的并发代码的输入软件描述的注释图。

优先权声明

本申请涉及2016年10月25日提交的、名称为“将并发程序转换为可部署在基于FPGA的云基础设施上的硬件的综合路径(SYNTHESIS PATH FOR TRANSFORMING PROGRAMSINTO HARDWARE DEPLOYABLE ON FPGA-BASED CLOUD INFRASTRUCTURES)”的第62/412376号美国临时专利申请，其全部内容通过引用并入本文。

技术领域

本申请涉及软件和硬件集成，特别是涉及适配用于FPGA开发的软件开发接口。

背景技术

传统上，并行编程和通信顺序进程(Communicating Sequential Processes，CSP)的形式模型的最新进展已经得到普及。CSP模型允许软件设计者实现可扩展的并发软件系统。然而，具有中间件和硬件平台的集成软件应用程序继续受到限制，并且因此使得开发者没有诸如FPGA之类的某些硬件开发平台一起工作所需的资源。

当前的FPGA工具基于面向硬件设计、仿真和执行的开发和测试周期特性的方法。试图利用这种技术的IT部门面临着包括低级语言和表示在内的障碍，并且未能利用现代高级语言能力的力量。稀有技术资源的高成本和昂贵的工具以及这种技术的高成本和进入试用的障碍也可能是一个限制。通信顺序进程(CSP)是一种基于C.A.R Hoare的并发设计模型。CSP模型历来被用于描述工业场合下的并发性。近年来，它的通信模式有了很大的发展，并在软件和硬件领域分别影响了包括“Go”和“Balsa”在内的几种语言。其描述可分为具有用于消息传递的通信通道的过程。还可以定义用于命令(动作)之间的交互的通道。CSP允许将部件过程定义为顺序过程和更原始过程的并行组合。使用各种过程代数运算符来描述不同过程之间的关系以及每个过程与其环境通信的方式。

弹性(Elasticity)已成为在计算机体系结构的不同领域中适应资源、通信或定时的灵活性的特性。数字电路中的弹性被称为对环境动力学的灵活性。该特征允许电路保持正确的功能，同时即使在“纳米”尺度和系统级延迟上也暴露于时序变化。我们利用弹性来实现单个/多个FPGA基础设施上的资源管理。

同步弹性协议(Synchronous Elastic Protocol，SELF)是在CSP通道上实现基于状态的控制流标准的有效通信协议。弹性是通过在电路中采用SELF来实现的。SELF由“闲置”、“重试”和“传送”三个通信状态构成。这些状态由分布在数字电路的通信和计算域中的弹性块(EB)来控制。EB类似于具有一些额外门以实现基于握手协议的控制机制的触发器。EB可被视为以相反时钟相位操作的一对锁存器。在正常模式下，锁存器作为触发器操作，其中一个保持磁泡(不包含数据的锁存器)，另一个在任何时间都保存数据。通过防止传入数据令牌覆盖现有数据令牌来处理背压。