[发明专利]将多核指令踪迹从虚拟平台仿真器取到性能模拟模型的方法和系统

说明书

提供了一种用于模拟多核处理器设计的系统和方法。所述系统包括输入/输出接口、处理器、虚拟平台仿真器以及包括至少一个流水线模型的性能模拟模型。所述输入/输出接口接收包括多个指令块的代码指令。所述处理器执行代码，以指示所述虚拟平台仿真器仿真执行所述多个指令块中的一个指令块，以基于所述指令块生成多个块导出代码指令的流。当检测到所述指令块的指令分支中的误预测分支时，所述处理器指示所述虚拟平台仿真器向所述流添加多个虚设代码指令。当检测到清空流水线事件时，所述处理器指示所述虚拟平台仿真器按照多个先前执行的指令的原始执行顺序向所述流添加所述先前执行的指令；为响应从所述流水线模型接收的多个连续单独指令请求中的每个请求，相继单独取出并传送所述多个块导出代码指令中的每个指令、所述多个虚设代码指令中以及所述多个先前执行的指令中的至少一个指令，以在所述流水线模型中执行并提交。

背景技术

本发明在其一些实施例中涉及一种用于模拟硬件处理器设计的方法，并且更具体地涉及但不限定于一种由虚拟平台仿真器和多核流水线模型来模拟多核处理器设计的方法。

新微处理器的开发是一个昂贵且耗时的过程。在多核架构中，这个问题甚至更具挑战性。其中，这里称为中央处理器(central processing unit，简称CPU)的单核或多核硬件处理器的整体性能取决于多个独立的核心处理器。要求每个新CPU设计都满足性能目标和/或指标，例如特定数量的指令/时钟周期(instruction per cycle，简称IPC)、第一层(layer one，简称L1)和/或第二层(layer 2，简称L2)缓存的特定命中率、执行多个操作系统(operating system，简称OS)的能力、每秒百万条指令(million instructions persecond，简称MIPS)的执行数量、运行多个CPU基准测试应用程序的能力以及其他性能指标。

为了减少CPU设计的时间和成本，最好能够在制造CPU之前预测CPU设计是否符合性能目标。为了预测提出的设计是否达到既定目标，可以创建一个模型来模拟设计的性能。

CPU的性能目标可以用基准测试测量。所述基准测试包含可执行程序代码，在执行所述程序代码时在CPU上生成处理负荷并自动测量各种性能指标。可以通过执行基准测试的CPU的模型来完成预测制造的CPU的最终性能。

模型可以是在计算处理器上执行的软件代码，所述计算处理器模拟建模的CPU的行为。例如，可以由CPU模型执行CPU基准测试程序代码。

模型执行清空事件和分支误预测的方式影响着所述模型准确预测CPU性能的程度。

当CPU检测到错误时发生清空事件。例如在写入计算值的指令完成之前从寄存器读取计算值，在本领域中称为写后读(read-after-write，简称RAW)冲突。在检测到清空事件之后，将会清空已经在流水线中的指令。这意味着CPU不会提交指令的执行结果。

当分支指令依赖于计算时会发生分支误预测，并且处理器在完成计算之前会错误地预测分支结果。

虽然各个现有模型可以提供CPU模型的一部分关键特性，但目前没有提供完整解决方案的单一模型。

一些现有产品为这里描述的挑战提供了部分答案。例如，ASIM和ZSIM是模拟器，但它们不能在未修改的通用OS中运行，也不能准确模拟多线程和/或多进程基准测试。SimOS可以在多个OS中运行应用程序，但难以用于特定的CPU设计。SimpleScalar支持多线程和多进程基准测试，但基准测试的结果可能无法反映建模的CPU的性能。

发明内容

本发明的目的是提供一种用于模拟处理器设计的系统、计算机程序产品和方法。

上述及其它目的通过独立权利要求的特征来实现。根据从属权利要求、说明书以及附图，进一步的实现形式是显而易见的。