[实用新型]一种栅极驱动单元及行栅极扫描驱动器

说明书

技术领域

本实用新型涉及有源矩阵发光平板显示器的行栅极扫描领域，具体涉及一种栅极驱动单元及行栅极扫描驱动器。

背景技术

传统的显示面板行栅极驱动电路需要专门的驱动芯片，通过工艺将芯片压接在玻璃基板上驱动像素电路。近年来，随着技术的发展，利用薄膜晶体管在显示面板中直接集成行栅极驱动电路来代替驱动芯片的行集成技术已成为当前研究的热门。行集成技术中使栅极驱动电路与像素电路集成在同一阵列，可以通过布局布线避免信号走线长度差异引起的时序混乱，提高信号质量；还可以减少基板面积，减少工艺步骤以降低成本。此外，对于中小尺寸显示屏，行集成技术能够极大缩短边框距离，实现窄边框以符合人们审美需求。行集成技术还能够很好的解决传统芯片不能应用于柔性显示的难题。

新型的氧化物薄膜晶体管器件因其优良的性能、简单的制造工艺成为了近年来热门研究对象，但氧化物薄膜晶体管是N型器件，并且具有负阈值电压的特性，若使用针对正阈值电压特性晶体管开发的行扫描电路，则会因氧化物薄膜晶体管不能彻底关闭而导致电路功耗剧增甚至无法正常工作。为了彻底关断氧化物薄膜晶体管，大多数新型的行扫描驱动电路内部会用到两个甚至两个以上的负电源，然而多负电源会让电路结构变得复杂，内部连线增加，电路面积增大，同时对各电源的要求也更为严苛。此外，大多数行扫描器采用了单边驱动架构，使得行集成电路只能集中在屏幕一侧，未能很好利用屏幕的对称性，造成空间的浪费，不符合人们对窄边框的审美需求。

实用新型内容

为了克服现有技术存在的缺点与不足，本实用新型首要目的是提供一种栅极扫描驱动单元及行栅极扫描驱动器。

本实用新型采用如下技术方案：

一种栅极驱动单元，由信号输入模块、负压模块、反相器模块、级联输出模块及扫描输出模块构成，所述栅极驱动单元的控制信号包括第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3、第一电源口VSS、信号输入口VIN、第一输出口COUT及第二输出口OUT；

所述信号输入模块由第四晶体管M4、第五晶体管M5及第七晶体管M7构成，第四晶体管M4和第五晶体管M5的栅极与信号输入口VIN相连，第四晶体管M4的漏极与第一时钟输入口CLK1相连，其源极分别与第五晶体管M5的漏极及第七晶体管M7的源极相连，第五晶体管M5的源极作为信号输入模块的输出节点Q；第七晶体管M7作为反馈晶体管，其漏极与第二时钟输入口CLK2相连，其栅极与第一输出口COUT连接；

反相器模块由第六晶体管M6及第八晶体管M8构成，第六晶体管M6的漏极和栅极与第三时钟输入口CLK3相连，其源极与第八晶体管M8的栅极相连，并作为反相器模块的输出节点QB；第八晶体管M8的漏极与信号输入模块的输出节点Q相连，第八晶体管M8的源极与第一电源口VSS相连；

负压模块由第一晶体管M1、第二晶体管M2、第三晶体管M3及第一存储电容C1构成；所述第一晶体管M1的漏极、第二晶体管M2的漏极及第一存储电容C1的一端均与节点QB连接，所述第一晶体管M1的栅极、第二晶体管M2的栅极、第一存储电容C1的另一端与信号输入口VIN相连，第一晶体管M1的源极与第三晶体管M3的漏极相连，第二晶体管M2的源极与第三晶体管M3的栅极相连，第三晶体管M3的源极与第一电源口VSS相连；

级联输出模块由第九晶体管M9、第十晶体管M10及第二存储电容C2构成，所述第九晶体管M9的漏极与第二时钟输入口CLK2相连，所述第九晶体管M9的栅极、第二存储电容C2的一端与节点Q相连，第九晶体管M9的源极、第十晶体管M10的漏极及第二存储电容C2的另一端均与第一输出口COUT相连；第十晶体管M10的栅极与反向器模块输出节点QB相连，第十晶体管M10的源极与第一电源口VSS相连；

扫描输出模块由第十一晶体管M11及第十二晶体管M12构成，所述第十一晶体管M11的漏极与第二时钟输入口CLK2相连，第十一晶体管M11的栅极与信号输入模块的输出节点Q相连，第十一晶体管M11的源极与第十二晶体管M12的漏极均与第二输出口OUT相连；第十二晶体管M12的栅极与反相器模块的输出节点QB相连，第十二晶体管M12的源极与第一电源口VSS相连。

所述第一、第二、第三、第四、第五、第六、第七、第八、第九、第十、第十一及第十二晶体管均为N型薄膜晶体管。

一种栅极驱动单元构成的行栅极扫描驱动器，包括电源与时序控制模块、用于驱动显示器行数为奇数的奇数行栅极驱动阵列以及用于驱动显示器为偶数的偶数行栅极驱动阵列；