[发明专利]一种基于裸眼3D显示的门禁系统及实现方法在审
申请号: | 201711479946.0 | 申请日: | 2017-12-29 |
公开(公告)号: | CN108257261A | 公开(公告)日: | 2018-07-06 |
发明(设计)人: | 周莹;周国富 | 申请(专利权)人: | 深圳市国华光电科技有限公司;深圳市国华光电研究院 |
主分类号: | G07C9/00 | 分类号: | G07C9/00 |
代理公司: | 广州嘉权专利商标事务所有限公司 44205 | 代理人: | 唐致明;洪铭福 |
地址: | 518110 广东省深圳市龙华新区*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 裸眼3D显示 门禁 门禁系统 外围设备 摄像头 人脸识别 双摄像头 左摄像头 采集图像数据 裸眼3D效果 图像数据 智能门禁 误判 兼容 采集 | ||
本发明公开了一种基于裸眼3D显示的门禁系统,包括FPGA、左摄像头、右摄像头、ARM、3D LCD和门禁外围设备,所述左摄像头和所述右摄像头与所述FPGA连接,所述FPGA与所述ARM连接,所述3D LCD与所述FPGA连接,所述ARM与门禁外围设备连接。本发明还公开了一种基于裸眼3D显示的门禁实现方法。本发明涉及智能门禁技术领域,一种基于裸眼3D显示的门禁系统及实现方法,采用ARM兼容门禁的功能,通过双摄像头采集图像数据,采用FPGA对双摄像头采集的图像数据进行处理,通过3D LCD显示出裸眼3D效果,降低对人脸识别的误判,与现有的2D LCD相比,人脸识别可靠性更强。
技术领域
本发明涉及智能门禁技术领域,尤其涉及一种基于裸眼3D显示的门禁系统及实现方法。
背景技术
目前,市场上可视门禁系统采用的显示器都是传统的2D显示,尚未出现裸眼3D可视门禁产品。将裸眼显示技术应用于智能小区门禁系统,加速了门禁系统新型显示技术的发展。传统门禁采用一个图像传感器采集图像,由于只能从一个角度采集,采集的图像没有视差信息,当图像在2D LCD上显示时不能立体的再现物体的相对位置关系。而裸眼立体显示技术采集的图像能提供复杂场景的结构、曲率和景深等信息,并可依据这些信息改进对运动的判断。裸眼3D技术在智能门禁中的应用,将带给用户新的视觉体验,让用户无需佩戴3D眼镜就能身临其境地感受彼此“面对面”的交流。裸眼立体显示门禁技术促进了智能人脸识别门禁技术的发展。人脸识别在一些特殊场合门禁系统中的应用也越来越受重视。但是用于二维人脸识别的图像是从某个特定角度采集的人脸图像,受光照等多种因素的影响,在识别的过程中容易出现误判。裸眼3D门禁技术同时从两个视角分别对人脸图像进行采集,在识别过程中,可通过左、右两组图像相关性分析增加人脸识别的可靠性。
发明内容
为了解决上述技术问题,本发明的目的是提供一种可靠性强的基于裸眼3D显示的门禁系统。
为了解决上述技术问题,本发明的目的是提供一种可靠性强的基于裸眼3D显示的门禁实现方法。
本发明所采用的技术方案是:
一种基于裸眼3D显示的门禁系统,包括FPGA、左摄像头、右摄像头、ARM、3D LCD和门禁外围设备,所述左摄像头和所述右摄像头与所述FPGA连接,所述FPGA与所述ARM连接,所述3D LCD与所述FPGA连接,所述ARM与门禁外围设备连接。
作为上述方案的进一步改进,所述系统还包括第一SDRAM存储器和第二SDRAM存储器,所述第一SDRAM存储器和所述第二SDRAM存储器均与所述FPGA连接。
作为上述方案的进一步改进,所述FPGA包括系统时钟和复位模块、第一图像数据接收模块、第二图像数据接收模块、第一写数据同步模块、第二写数据同步模块、第一SDRAM缓存模块、第二SDRAM缓存模块、第一读数据同步模块、第二读数据同步模块和3D LCD显示驱动模块,所述系统时钟和复位模块与第一图像数据接收模块、第二图像数据接收模块、第一写数据同步模块、第二写数据同步模块、第一读数据同步模块、第二读数据同步模块和3DLCD显示驱动模块连接,所述第一图像数据接收模块与所述第一写数据同步模块连接,所述第一写数据同步模块与所述第一SDRAM缓存模块连接,所述第一SDRAM缓存模块与所述第一读数据同步模块连接,所述第一读数据同步模块与所述3D LCD显示驱动模块连接,所述第二图像数据接收模块与所述第二写数据同步模块连接,所述第二写数据同步模块与所述第二SDRAM缓存模块连接,所述第二SDRAM缓存模块与所述第二读数据同步模块连接,所述第二读数据同步模块与所述3D LCD显示驱动模块连接,所述第一SDRAM缓存模块与所述第一SDRAM存储器连接,所述第二SDRAM缓存模块与所述第二SDRAM存储器连接。
作为上述方案的进一步改进,所述第一图像数据接收模块与所述左摄像头连接,所述第二图像数据接收模块与所述右摄像头连接。
作为上述方案的进一步改进,所述FPGA配置有JTAG/AS端口。
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