[发明专利]哈希混合加速系统及应用其进行哈希连接的方法

说明书

一种哈希混合加速系统及应用其进行哈希连接的方法。其中系统包括：哈希分区加速器，配置为集成于内存上，用于加速处理哈希连接分区阶段，哈希分区加速器包括：哈希单元用于从内存中读取分块的关系表中多个元组，然后并行的处理多个元组的键，产生多个哈希索引；直方图单元，用于根据多个哈希索引，并行的更新存储在直方图单元中直方图数据的多个副本，并更新后的各副本整合为数据一致性的表单；混排单元，用于依据多个哈希索引，确定各元组存储于目标地址数组中的位置，将关系表中的元组复制到目标数组；主机处理器，用于处理哈希连接的构造阶段和探测阶段。本公开混合加速系统相比于现有的处理器，能够大幅提高哈希连接处理的能效。

技术领域

本公开涉及计算机系统领域，进一步涉及一种哈希混合加速系统，以及应用哈希混合加速系统进行哈希连接的方法。

背景技术

在设计现代计算机系统时首先要考虑的因素是能耗。为了提高能效，如现场可编程门阵列(FPGA)，图形处理器(GPU)和定制加速器一类的硬件加速器已被广泛应用于工业领域。随着靠近数据的处理技术的出现，将硬件加速器集成到动态随机存取存储器(DRAM)堆栈中以降低数据移动的成本成为一种新的系统设计思路。其基本思想是利用3D堆叠技术，将一些包含加速器的逻辑die和多个DRAM die垂直集成到一个芯片中。然而，由于3D堆叠DRAM的面积、功耗、散热和制造等方面的限制，能够集成到DRAM中的加速器的数量和类型是有限的。因此，给定一个加速的目标应用程序，确定其中哪些部分最适合在DRAM中加速是至关重要的。

发明内容

有鉴于此，本公开的目的在于提供一种哈希混合加速系统，以及应用哈希混合加速系统进行哈希连接的方法，以解决以上所述的至少部分技术问题。

本公开的一方面，提供一种哈希混合加速系统，包括：哈希分区加速器，配置为集成于内存上，用于加速处理哈希连接分区(partition)阶段，该哈希分区加速器包括：哈希单元(hash unit)，用于从内存中读取分块的关系表中多个元组，然后并行的处理所述多个元组的键，产生多个哈希索引；直方图单元(histogram unit)，用于根据所述多个哈希索引，并行的更新存储在该直方图单元中直方图数据的多个副本，并更新后的各副本整合为数据一致性的直方图数据表单；混排单元(Shuffle unit)，用于依据所述多个哈希索引，确定各元组存储于目标地址数组中的位置，将关系表中的元组复制到目标数组，实现对关系表的划分；主机处理器，用于处理哈希连接的构造(build)阶段和探测(probe)阶段。

在进一步的实施方案中，还包括总线或者插入器，所述哈希分区加速器与主机处理器通过所述总线或者插入器与所述内存通信。

在进一步的实施方案中，所述内存为3D堆叠DRAM，该哈希分区加速器配置为集成到3D堆叠DRAM的逻辑层上。

在进一步的实施方案中，各3D堆叠DRAM中所述vault的数量为4-16，DRAM层为4-8层，所述哈希分区加速器中哈希单元、直方图单元和混排单元的并行度为16。

在进一步的实施方案中，所述哈希单元包括多个并行处理单元及与所述并行处理单元相同数量的多路选择器：所述并行处理单元用于处理各元组的键，产生各元组对应的哈希索引；所述多路选择器连接于各并行处理单元后端，用于选择哈希索引的输出为直方图单元或者混排单元。

在进一步的实施方案中，所述直方图单元包括多个并行的增量单元和规约单元：所述增量单元分别用于根据所述多个哈希索，并行的更新各直方图数据的副本；所述规约单元用于将各自第一本地存储器的更新后表单整合为数据一致性的表单。