[发明专利]融合向量乘法器和使用其进行运算的方法

说明书

本公开涉及一种融合向量乘法器，用于向量间内积运算，其中待运算的向量为乘数向量和被乘数和的维度均为N+1，包括：N+1个乘法子单元，分别用于对向量每一维度进行乘法操作，每次取乘数向量每一维度低n位进行乘法操作，每次取出n位后，该n位从乘数向量的每一维度的二进制数中移出，其中，n大于1且小于N+1；加法树，每次对N+1个乘法子单元同次操作后的结果进行相加；结果寄存器，寄存加法树每次相加的结果，并送入加法树参与下次运算。

技术领域

本公开涉及计算机领域，进一步涉及融合向量乘法器和使用其进行运算的方法。

背景技术

随着大数据时代的来临，神经网络算法成为了近些年人工智能领域的一个研究热点，在模式识别、图像分析、智能机器人等方面都得到了广泛的应用。但是，由于该算法常用于处理大数据的情况，其中又包含多层的结构，大量的运算，使其对运算速度和运算规格提出了更高的要求。一方面给运算器的运算规模和运算速度提出了要求，因为面对大量的数据和神经网络算法中大量的运算，运算器要能够快速地完成所需的运算的任务，这就给运算器的速度提出了要求。另一方面，给运算器的动态可配置性提出了要求，这是因为在运算时，大量的运算数据，其数据规格未必相同，层与层之间的数据位宽和数据数量也不一定相同。同时，在能够容忍一定范围的精度损失的情况下，数据位宽的降低能够有效提高运算器的运算效率。在精度和效率二者的权衡需求下，增加了数据位宽的多样性和运算过程中数据位宽的动态可变性，所以运算器需要具有动态可配置性，满足不同的数据规格和不同的数据位宽的要求。

在现有技术中，一种实现神经网络的方式是直接在通用处理器(CPU)或者图形处理器(GPU)上进行运算，这种方法或者因其结构因兼顾通用性，故无法针对神经网络的运算进行有效加速，或者因其片上缓存太小，无法满足大量的神经网络的运算的要求。另一种实现方式就是在现场可编程逻辑门阵列(FPGA)或者专用集成电路(ASIC)上面针对神经网络进行设置和运算，但是一方面，FPGA的主频过低，能耗较大，对神经网络运算进行可配置编程的时候受限于FPGA本身的资源，故并不利于对神经网络运算进行加速，也不能够满足不同的数据规格和数据位宽的要求；另一方面，即使利用ASIC对神经网络进行设计并加速，但是这些装置都大多都受限于其存储装置和运算装置，只能支持固定长度的数据存储和运算，无法动态配置不同位宽的数据间的运算，灵活性不足。

公开内容

(一)要解决的技术问题

本公开的目的在于，提供一种计算位宽动态可配置的处理装置及方法，以解决以上所述的至少一项技术问题

(二)技术方案

根据本公开的一方面，提供一种融合向量乘法器，用于向量间内积运算，其中待运算的向量为乘数向量和被乘数和的维度均为N+1，特征在于包括：

N+1个乘法子单元，分别用于对向量每一维度进行乘法操作，每次取乘数向量每一维度低n位进行乘法操作，每次取出n位后，该n位从乘数向量的每一维度的二进制数中移出，其中，n大于1且小于N+1；

加法树，每次对N+1个乘法子单元同次操作后的结果进行相加；

结果寄存器，寄存加法树每次相加的结果，并送入加法树参与下次运算。

在进一步的实施方案中，每一所述乘法子单元包括用于每次移出乘数低n位的第一移位寄存器。

在进一步的实施方案中，每一所述乘法子单元还包括用于对每次进行乘法操作后的结果进行移位的第二移位寄存器。

在进一步的实施方案中，每一所述乘法子单元包括输入选择电路，用于每次输入被乘数向量中对应维度的数以及乘数向量对应维度的低n位，乘数的低n位值分别与被乘数做“与”运算，送入所述第二移位寄存器。

在进一步的实施方案中，所述n为2。