[发明专利]集成电路设计方法和集成电路闩锁效应测试方法

说明书

本发明提供了一种集成电路设计方法和集成电路闩锁效应测试方法，属于集成电路设计技术领域。其中，集成电路设计方法包括：从集成电路中选取指定的端口作为闩锁效应测试模式的控制端；建立控制端与集成电路中除复位端口之外的剩余端口之间的关联关系，以使控制端控制剩余端口在闩锁效应测试模式中的状态。本发明实施例提供的集成电路设计方法和集成电路闩锁效应测试方法，为集成电路设置了闩锁效应测试模式的控制端，利用该控制端控制集成电路的端口在闩锁效应测试模式中的状态，增加了电路内部信号的可控制性，可以更好的满足Latch up测试的需求，有利于客观准确地评价电路的抗闩锁效应能力，保证器件的质量。

技术领域

本发明涉及集成电路设计技术领域，具体而言，涉及一种集成电路设计方法和集成电路闩锁效应测试方法。

背景技术

在CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)芯片的电源线与地线之间，存在着若干寄生P-N-P-N结构，这样的结构形成了纵向的PNP和横向的NPN双极型晶体管。如图1所示，N-Well既是横向NPN的集电极区，又是纵向PNP的基极区；同样P-Sub既是横向NPN的基极区，又是纵向PNP的集电极区。在集电极-基极和集电极接触之间，每个集电极区都会产生压降。可以用Rsub和Rwell来模拟。Latch up(闩锁效应)是指在电源(VDD)和地线(GND或VSS)之间由于寄生的PNP和NPN双极性晶体管相互影响而产生了一低阻抗通路，低阻抗通路的存在会使VDD和GND之间产生大电流。

随着集成电路制造工艺的发展，封装密集和集成度越来越高，产生Latch up的可能性会越来越大。Latch up最易产生在易受外部干扰的I/O电路处，也偶尔发生在内部电路。Latch up产生的过度电流量可能会使芯片产生永久性的破坏。

目前，针对Latch up的测试方法主要是参照标准EIA/JESD78D而制定的Latch up测试方法。由于集成电路的复杂性，在对电路进行Latch-up测试时，很可能存在非期望信号的干扰，如I/O端口上的上拉电流、下拉电流，I/O端口输出电流等漏电流的的干扰，导致Latch up测试不准确，无法准确判断电路中是否有Latch up情况发生。

发明内容

针对上述现有技术中存在的问题，本发明提供了一种集成电路设计方法和集成电路闩锁效应测试方法，在集成电路的设计阶段增加了针对Latch up测试的设计，使集成电路能够更好地满足Latch up测试的要求，从而提高Latch up测试的准确性和可靠性。

第一方面，本发明实施例提供了一种集成电路设计方法，包括：

从集成电路中选取指定的端口作为闩锁效应测试模式的控制端；

建立所述控制端与集成电路中除复位端口之外的剩余端口之间的关联关系，以使所述控制端控制所述剩余端口在闩锁效应测试模式中的状态。

结合第一方面，本发明实施例提供了第一方面的第一种可能的实施方式，其中，从集成电路中选取指定的端口作为闩锁效应测试模式的控制端的步骤，包括：

从集成电路中选取指定的多个端口作为闩锁效应测试模式的控制端；当所述多个端口的组合逻辑满足设定的进入闩锁效应测试模式的条件时，所述集成电路进入闩锁效应测试模式。

结合第一方面，本发明实施例提供了第一方面的第二种可能的实施方式，其中，建立所述控制端与集成电路中除复位端口之外的剩余端口之间的关联关系的步骤，包括：

建立所述控制端与集成电路中的I/O端口之间的关联关系，以使所述控制端在闩锁效应测试模式中关断所述I/O端口的上拉电阻电路和下拉电阻电路，关闭所述I/O端口的输出使能端；