[发明专利]低功耗触发器

说明书

一种低功耗触发器，包括MOS管N1、MOS管N3、MOS管Qn、第一反向器G1和第二反向器G2，信号输入端D与MOS管N3的第2脚、MOS管Qn的第1脚连接，MOS管N3的第3脚与信号输出端Q连接，信号输出端Q与第一反向器G1的输入端连接，第一反向器G1的输出端与MOS管Qn第3脚连接，MOS管Qn第2脚与第二反向器G2的输入端连接，第二反向器G2的输出端与MOS管N1第1脚连接，MOS管N1第2脚、第3脚分别与时钟脉冲CLK_pulse、MOS管N3的第一脚连接；MOS管N3第一脚、MOS管Qn第1脚、MOS管N1第1脚为栅极。低功耗触发器采用静态结构，时钟负载小，实现了低功耗，降低功耗损失，运行性能稳定，能使用于对速度和功耗要求比较苛刻的系统，替代传统的脉冲触发器使系统得到更高的性能。

技术领域

本发明属于电子电路技术领域，具体涉及一种低功耗触发器。

背景技术

在现在的电路设计中，尤其是集成电路设计中，都会应用到触发器。在超大规模集成电路(Very Large Scale Integration，简称VLSI)中，怎样减少能量消耗是低功耗设计的直接目的，而能量消耗的主要原因在于高频率0和1之间的不断转换；其余能量的消耗则根据不同的电路特性由动态和静态组成，其中动态电路通过对电路节点电容进行预充消耗能量，静态电路主要是以哑域漏流的形式来消耗能量。因而，由时序单元(触发器和锁存器)组成的时钟网络是大规模集成电路系统中主要的能量消耗源。在典型的IC设计中，大约30％到60％的能量消耗在时钟网络中。通过减少触发器的能量消耗将直接减少整个系统的能量消耗，同时触发器的性能提升直接减少时钟网络的分布约束并提高整个系统的性能。因此，触发器的的合理设计和选择对整个系统的性能和能量消耗有重要的影响。

在典型的集成电路(Integrated Circuit，简称IC)设计中，大约30％到60％的能量都消耗在时钟网络中，通过减少触发器的能量消耗将直接减少整个集成电路系统的能量消耗，同时触发器的性能提升能直接减少时钟网络的分布约束并提高整个系统的性能。因此，触发器的合理设计和选择对整个系统的性能和能量消耗有重要的影响。

在触发器的应用上，较多应用的是主从形式和脉冲形式两种结构的触发器：主从触发器由2级锁存器组成，通过2级锁存器来实现边沿触发的特性；脉冲触发器从结构的2级减少到1级，通过在时钟上升沿(或下降沿)附近生成一个短脉冲并与一级锁存器结合构成了边沿触发器。脉冲触发器通过对逻辑结构和级数的优化，有效减少触发器的输入到输出的延时；更重要的是，脉冲触发器建立时间是0甚至是负的，这意味着数据可以在时钟有效沿以后到达。由于脉冲触发器的这些优势，它能比主从触发器提供更多的性能提升。CDFF(Command Distributor Flip-Flop，命令分配器触发器)工作原理如下：为了减少电路内部多余转换消耗的功耗，CDFF在前级放电路径上使用了一个放电控制开关管。当输出反信号为高时，那么意味着输出为低，预充节点为高，这时放电控制开关管是打开的。如果输入数据从低跳到高，同时脉冲也是高电平，预充节点放电至0，输出被拉到1，同时输出反信号下拉到0并关断前级的放电路径。如果以后数据输入数据长时间保持为高电平，节点由于放电控制开关管一直是关断的，预充节点只放电一次。CDFF通过使X点进行有条件的放电来减少多余功耗的损失，达到低功耗的目的。