[发明专利]基于粒计算的时序逻辑电路状态化简方法

说明书

本发明公开了一种基于粒计算的时序逻辑电路状态化简方法，该方法定义了描述状态转移情况的次态矩阵，并通过对相容类的标记不断更新次态标记矩阵，从而求得最大相容类集合，这样避免了大规模稀疏矩阵的产生；在求解最大相容类的过程中，直接对状态转移表中的全体初始状态进行划分，通过迭代即可得到最终结果，避免了其它算法中对初始状态两两求相容对和不相容对的过程，减少时间开支；利用核相容类作为启发式信息构建初始状态树，可以较快求得所有可能的最小覆盖；通过构建最小状态树可以对所有最小覆盖的闭合性进行验证并能得到状态最少的化简结果，保证了算法结果的最优性。

技术领域

本发明涉及电路化简领域，尤其涉及一种基于粒计算的时序逻辑电路状态化简方法。

背景技术

时序逻辑电路的优良设计主要取决于根据问题建立的状态转移表(图)的精确性和简洁性。精确性指的是严格按照具体问题，将输入、输出和电路的状态变化转移情况用图表的方式表达；简洁性指的是尽量消去表中冗余的状态，因为状态数目越少，记忆电路越简单，系统可靠性越高。

状态化简就是消除原始状态转移图中的冗余状态，得到最小化状态转移表的过程。根据输出和次态是否有不确定值，可将时序电路分为完全确定时序电路和非完全确定时序电路。完全确定时序电路指的是状态转移表中的输出和次态都是确定的情况，此种类型电路状态化简算法目前比较成熟；非完全确定时序电路指的是状态转移表中输出和次态有不确定的情况，输出不确定指的是0或1均有可能，次态不确定指的是给定某个输入时下一个状态不确定，即转移到任意状态都有可能。

化简非完全确定时序电路时，不确定的输出和次态可被多次使用，同一个状态可能出现在不同相容类中，因此非完全确定时序电路的化简要相对复杂些。常用方法有隐含表法、划分法，以及一些启发式算法等。张贤达利用化简之后的最大相容类隐含图，运用阱点的递归选择及回路分解，得到最小闭覆盖，该方法为求取最小闭覆盖的图解法，在求取最大相容类的过程中，本质上用到的仍然是传统的隐含表法，需要从状态转移表中找到所有相容状态对、不相容状态对和隐含相容状态对，在分解回路求最小闭覆盖过程中，往往不能一次成功，需要经过多次实验，导致算法复杂度很大；同时有人提出了一种不完全确定时序机的快速算法，该算法先确定一个覆盖了全部状态而包含相容类数不多的“候选集”，通过不断修改这个“候选集”，使最小闭覆盖的成员逐渐引入该“候选集”，从而得到所求结果。但该算法不能保证得到的结果一定是最小闭覆盖，而往往是一个接近最小闭覆盖的准最小闭覆盖，造成结果的准确性不够，另外，该算法不够形式化，不便于编程实现；Higuchi,H.和Matsunaga,Y.提出了一种改进的迭代算法，其中使用二元决策图避免组合爆炸问题；Goren,S.等提出了一种启发式的状态化简算法，该算法基于分支定界搜索技术和识别技术，提高了约简效率，通过先找到状态转移表的上界和下界，然后采用搜索算法，逐步构建出符合要求的结果，但在定界和搜索过程中，需要递增地构建输入/输出序列，且不断引入额外状态进行识别，使原状态表规模增大，增加了存储开销。

发明内容

本发明的目的在于避免现有技术的不足之处而提供一种基于粒计算的时序逻辑电路状态化简方法。