[发明专利]高性能互连链路层

说明书

识别事务数据，生成包括三个或多个时隙以及用作两个或多个时隙中的任一个的扩展的浮动字段的微片。在另一方案中，微片包括两个或多个时隙、有效载荷以及循环冗余校验(CRC)字段，所述CRC字段编码有基于有效载荷生成的16位CRC值。微片通过串行数据链路发送到装置以便至少部分地基于三个或多个时隙进行处理。

本申请是申请日为2013年3月28日、申请号为201380016778.5的同名专利申请的分案申请。

技术领域

本公开一般涉及计算机开发领域，更具体地涉及包括相互依存约束系统的协调的软件开发。

背景技术

半导体处理和逻辑设计的进步容许可存在于集成电路装置上的逻辑数量的增加。作为必然的结果，计算机系统配置已经从系统中的单个或多个集成电路演进到存在于单个集成电路上的多个核心、多个硬件线程以及多个逻辑处理器，以及集成在此类处理器内的其他接口。处理器或集成电路通常包括单个物理处理器管芯，其中处理器管芯可以包括任意数量的核心、硬件线程、逻辑处理器、接口、存储器、控制器中心等。

由于在较小的封装中装配更大处理能力的能力更大，较小型的计算装置流行度增加。智能电话、平板式计算机、超薄笔记本以及其他用户设备已经成指数增长。然而，这些较小的装置不仅是在数据存储方面，而且在超过形状因数的复杂处理方面，都依赖于服务器。结果，高性能计算市场(即，服务器空间)的需求也已经增长。例如，在现代的服务器中，通常不仅存在具有多个核心的单个处理器，而且存在多个物理处理器(也称为多个套接字)，来提高计算能力。但是，随着处理能力连同计算系统中的装置数量的增长，套接字和其他装置之间的通信变得更加重要。

实际上，互连已经从主要处理电通信的更传统的多点分支总线成长为利于快速通信的全面发展的互连架构。不幸的是，作为未来处理器在甚至更高速率下消耗的需求，对应的需求放在现有的互连架构的能力上。

发明内容

根据本公开的一方面，提供了一种装置，包括：主机处理器，其包括：物理层逻辑单元；以及链路层逻辑单元，其中，所述链路层逻辑单元用于：生成包括多个时隙的微片，其中，所述时隙中的一个或多个时隙被编码有返回信用响应，所述多个时隙中的至少一个其他时隙被编码为空时隙，所述微片根据一种格式使得多个事务报头能够被包含在所述微片中，并且所述微片包括大网络分组的一部分；以及发射机，其用于在链路上向另一设备发送所述微片。

根据本公开的另一方面，提供了一种装置，包括：主机处理器，其包括：接收机，其用于通过链路从另一设备接收微片，其中，所述微片包括多个时隙，所述时隙中的一个或多个时隙被编码有返回信用响应，所述多个时隙中的至少一个其他时隙被编码为空时隙，所述微片根据一种格式使得多个事务报头能够被包含在所述微片中，并且所述微片包括大网络分组的一部分；包括物理层逻辑单元和链路层逻辑单元的协议栈，其中，所述链路层逻辑单元用于基于所述返回信用响应而向信用池返回一定数量的信用。

根据本公开的另一方面，提供了一种系统，包括：第一主机处理器设备；第二主机处理器设备，其使用链路连接到所述第一主机处理器设备，其中，所述第二主机处理器设备包括：物理层逻辑单元；以及链路层逻辑单元，其中，所述链路层逻辑单元用于：生成包括多个时隙的微片，其中，所述时隙中的一个或多个时隙被编码有返回信用响应，所述多个时隙中的至少一个其他时隙被编码为空时隙，所述微片根据一种格式使得多个事务报头能够被包含在所述微片中，并且所述微片包括大网络分组的一部分；以及发射机，其用于在链路上向另一设备发送所述微片。

根据本公开的另一方面，提供了一种系统，包括：用于生成包括多个时隙的微片的单元，其中，所述时隙中的一个或多个时隙被编码有返回信用响应，所述多个时隙中的至少一个其他时隙被编码为空时隙，所述微片根据一种格式使得多个事务报头能够被包含在所述微片中，并且所述微片包括大网络分组的一部分；以及用于在链路上向另一设备发送所述微片的单元。

附图说明

图1示出了依照一个实施例的包括连接计算机系统中的I/O装置的串行点对点互连的系统的简化框图。