[发明专利]数字均衡器的收敛判决方法

权利要求书

1.一种数字均衡器的收敛判决方法，具有如下技术特征：在FPGA或DSP中构建一个数字均衡器的收敛状态判决模块，该收敛状态判决模块由相关峰计算模块与比较器串联组成，相关峰计算模块的两个输入信号分别为输入均衡器的均衡前信号、均衡器输出的均衡后信号；相关峰计算模块对上述均衡前信号和均衡后信号的相关性进行运算，具体做法是，P时刻的均衡前数字信号符号位S_m-1表示为S_m-1[P]，经过H个时钟延时后的均衡前数字信号符号位表示为S_m-1[P-H]，H为均衡器正常工作时的延时个数，P时刻均衡后数字信号符号位d_n-1表示为d_n-1[P]；相关峰计算模块将均衡器的送入信号进行延时处理，使之与均衡器输出信号符号位在时间上完全对齐后，再将延时处理后的均衡器输入信号符号和均衡器输出信号符号位进行同或运算，取均衡前信号和均衡后信号的符号位对应进行同或，并通过累加器将同或运算结果累加，获得相关数值，以进行后续相关性判决；累加器将得到两个信号的相关数值送入比较器，比较器根据得到的相关数值判决两信号是否相关，若上述均衡前后两信号完全相关，则判决数字均衡器收敛，否则判决数字均衡器发散。

2.如权利要求1所述的数字均衡器的收敛判决方法，其特征在于：相关峰计算模块将均衡器输入信号和输出信号取符号位，并对均衡器输入信号符号位进行延时处理，使之与均衡器输出信号符号位在时间上完全对齐，将延时后的均衡器输入信号符号和均衡器输出信号符号位进行同或运算，并通过累加器将同或运算结果累加。

3.如权利要求1所述的数字均衡器的收敛判决方法，其特征在于：累加器进行L次累加操作，输出累加结果K，比较器将累加结果K与判决门限进行比较，K^-大于时，收敛状态判决模块则将均衡器判决为收敛，反之，则将均衡器判决为发散。

4.如权利要求1所述的数字均衡器的收敛判决方法，其特征在于：相关峰计算模块取均衡前数字信号符号位S_m-1和均衡后数字信号符号位d_n-1。

5.如权利要求4所述的数字均衡器的收敛判决方法，其特征在于：相关峰计算模块将S_m-1[P-H]与d_n-1[P]进行同或运算，即当S_m-1[P-H]＝d_n-1[P]时，输出1，当S_m-1[P-H]≠d_n-1[P]时，输出0。

6.如权利要求1所述的数字均衡器的收敛判决方法，其特征在于：相关峰计算模块将同或运算结果送入累加器，进行L次累加，计算在L对均衡前信号和均衡后数字信号中，对应相等个数K。

7.如权利要求1所述的数字均衡器的收敛判决方法，其特征在于：相关峰计算模块输出累加结果K送入比较器，当K小于判决门限时，则均衡前后数字信号为不相关，此时均衡器发散；当K大于判决门限时，则均衡前后数字信号为相关，此时均衡器收敛，判决门限的选取与累加次数L有关，选取

8.如权利要求1所述的数字均衡器的收敛判决方法，其特征在于：均衡前信号和均衡后信号的时延固定由延时模块将均衡前后信号，在时间上完全对齐。

9.如权利要求1所述的数字均衡器的收敛判决方法，其特征在于：收敛状态判决模块输入信号有两个，分别是数字均衡器均衡前的信号和均衡后的信号，收敛状态判决模块输出信号指示均衡器是否收敛。

10.如权利要求1所述的数字均衡器的收敛判决方法，其特征在于：均衡前后信号的时延H固定，由延时模块将均衡前后信号，在时间上完全对齐。