[发明专利]显示装置和驱动方法

说明书

本发明公开一种显示器和驱动方法，前述显示器包含多对数据线，且每对数据线包含上数据线和下数据线。上数据线和下数据线重叠于中间区域，且中间区域中的每个像素皆包含两个子像素，其中前述两个子像素各自耦接于对应的上数据线和下数据线。于中间区域的每个像素中，两个子像素各自有一对应的权重因数。由中间区域的上侧至下侧，上子像素的权重因素会逐渐增加，而下子像素的权重因素会逐渐减少。

技术领域

本发明涉及一种显示器，尤其涉及一种使用重叠数据线以改善亮度不均匀缺陷(Mura)的显示器。

背景技术

本先前技术段落的目的为概括地呈现与本揭示文件相关的背景技术。本先前技术段落中有关本发明的发明人的先前作品的叙述，不应于本案申请时被认定为相关的先前技术，且亦非直接或间接地承认该些叙述为本发明的先前技术。

在高分辨率的显示器中，分配给每个像素的充电时间十分有限。在某些情况中，高分辨率的显示器会采用同时由上方和下方的行驱动电路进行扫描的驱动方式，但显示器的中间区域可能会出现一条分隔线将显示器分割为上半部和下半部。前述有关分隔线的问题一般称之为「不均匀缺陷(Mura defect)」，此现象是因为上方和下方的行驱动电路的不匹配或不连续，以及像素彼此之间充电时间的稍微差异所导致。

因此，本领域长期以来存在解决上述不足之处的需求。

发明内容

本揭示文件的一实施例有关一种显示装置，该显示装置包含多个像素、一上数据驱动电路、一下数据驱动电路和多对数据线。该多个像素设置于一像素矩阵，且该像素矩阵包含多行和多列；该上数据驱动电路和该下数据驱动电路分别设置于该显示装置相对的两侧。该多对数据线沿着一垂直方向延伸，且每对数据线包含一上数据线和一下数据线，其中该上数据线电性耦接于该上数据驱动电路，该下数据线电性耦接于该下数据驱动电路。其中，该像素矩阵包含一上部区域、一中间区域和一下部区域，且每对数据线中的该上数据线和该下数据线部分重叠于该中间区域。其中，在该像素矩阵的每一行中，位于该上部区域的每个像素皆电性耦接于该对相应的数据线中的该上数据线，位于该下部区域的每个像素皆电性耦接于该对相应的数据线中的该下数据线，位于该中间区域的每个像素皆包含一上子像素和一下子像素，该上子像素电性耦接于该对相应的数据线中的该上数据线并具有一第一权重因数，该下子像素电性耦接于该对相应的数据线中的该下数据线并具有一第二权重因数，其中该上子像素的该第一权重因数和该下子像素的该第二权重因数的一总和为百分之百。另外，从该中间区域的一顶部至一底部，该多个上子像素的该第一权重因数逐渐减少，该多个下子像素的该第二权重因数逐渐增加。其中，从该中间区域的该顶部至该底部，该中间区域依序包含：一第一列、一第二列、一第三列和一第四列。该第一列中的每个像素皆包含一第一上子像素和一第一下子像素。该第二列中的每个像素皆包含一第二上子像素和一第二下子像素。该第三列中的每个像素皆包含一第三上子像素和一第三下子像素。该第四列中的每个像素皆包含一第四上子像素和一第四下子像素。

在某些实施例中，该第一列中的每个像素的第一上子像素的第一权重因数为80％，第一下子像素的第二权重因数为20％。该第二列中的每个像素的第二上子像素的第一权重因数为60％，第二下子像素的第二权重因数为40％。该第三列中的每个像素的第三上子像素的第一权重因数为40％，第三下子像素的第二权重因数为60％。该第四列中的每个像素的第四上子像素的第一权重因数为20％，第四下子像素的第二权重因数为80％。