[发明专利]一种基于FPGA的多处理器之间的通信系统及通信方法

说明书

技术领域

本发明涉及通信和数字信号处理领域，特别是一种基于FPGA的多处理器之间的通信系统及通信方法。

背景技术

随着通信技术的发展，处理器需要处理的数据量急剧增加，单一的处理器已经无法满足设备对功能和性能要求，在一个设备或系统中需要集成多个处理器，每个处理器完成部分功能，多处理器之间协同工作，共同实现目标功能，因此，各处理器之间相互通信的需求也随之增加。

目前处理器支持的通信接口主要有并行总线接口、以太网接口、异步RS232接口以及SPI接口等。

为了实现多处理器之间的通信，往往需要根据处理器使用的通信接口另外设计通信功能电路。例如，如果多处理器之间使用以太网通信，则一般采用以太网交换芯片实现多处理器之间的通信；如果多处理器之间采用并行总线接口，则一般采用双口RAM方式实现两个处理器之间的通信；如果多处理器之间采用SPI接口进行通信，则一般采用主从互连方式实现多个处理器之间的通信。

对于以太网接口通信方式，需要额外增加以太网交换芯片及外围电路，而且部分功能简单的处理器不支持以太网接口；对于双口RAM或RS232通信方式，同时只能支持两个处理器之间通信；对于采用SPI通信方式，只能1个处理器为主机，其余处理器作为从机，从机只能接收通信请求，无法发起通信请求，因此通信能力受到限制。

另外，上述所有通信方式要求每个处理器使用的通信接口类型必须相同，但实际使用过程中，由于每个处理器对通信带宽的需求不同，为了适应其中对通信带宽需求最大的处理器，其余全部处理器必须采用与其相同的通信接口，造成处理器性能和成本的浪费。

发明内容

本发明的目的是为克服现有技术的不足，而提供一种基于FPGA的多处理器之间的通信系统及通信方法。

实现本发明目的的技术方案是：

一种基于FPGA的多处理器之间的通信系统，包括处理器和与处理器连接的FPGA模块，与现有技术不同的是：

所述FPGA模块包括顺序连接的接口单元、缓存单元和控制单元；

所述接口单元和缓存单元为数个，其数量根据需要通信的处理器数量而定，每个接口单元一端分别与一个处理器的通信接口连接，用于处理器发送和接收通信指令；接口单元另一端通过缓存单元与控制单元连接，控制单元为一个，用于将源端处理器的缓存单元接收到的通信指令转移到目的端处理器的缓存单元。

所述接口单元和缓存单元的数量与处理器数量相等。

所述缓存单元由写指令缓存单元和读指令缓存单元组成。

本发明涉及一种基于FPGA的多处理器之间的通信方法，包括如下步骤：

（1）通信指令写入：通信源端处理器通过处理器的通信接口发送通信指令，接口单元接收通信指令，并将指令内容写入缓存单元的写指令缓存；

（2）通信指令转移：控制单元检测到源端处理器的写指令缓存非空后，从写指令缓存中读出通信指令，然后将通信指令写入通信目的端处理器缓存单元的读指令缓存，完成通信指令的转移；

（3）通信指令读出：通信目的端处理器通过接口单元从缓存单元的读指令缓存中读取指令；或接口单元将缓存单元的读指令缓存中的通信指令发送至通信目的端处理器；通信目的端处理器接收到源端处理器的通信指令，通信过程结束。

所述控制单元检测缓存单元中写指令缓存是否为空时，检测顺序控制可以采用轮询方式或优先级方式。

本发明的有益效果是：

（1）理论上能支持的处理器数量不受限制，实际上，与FPGA可编程逻辑资源及有关。

（2）能够支持不同类型处理器之间的通信，例如各类嵌入式处理器、单片机、DSP之间的通信。

（3）能够支持不同处理器采用不同的通信接口类型实现相互通信，原理是由接口单元实现处理器接口与缓存单元接口的转换，使控制单元的处理过程与处理器通信接口类型无关。常用的处理器接口包括并行总线接口、以太网接口、RS232异步串口以及SPI接口等。

（4）处理器没有主从限制，都可以发起通信请求。

（5）控制单元对每个处理器对应的缓存单元中写指令缓存的检测方法可分为轮询方式或优先级方式。轮询方式中，每个缓存单元的关系是平等的，控制单元依次查询每个写指令缓存是否为空；优先级方式中，可设定每个缓存单元的优先级高低，只有高优先级缓存单元的写指令缓存非空时，才进行对低优先级缓存单元的检查，保证高优先级处理器的通信指令得到优先处理。

（6）对于本来就设计有FPGA器件的系统，能够减少系统电路的复杂性，提高系统稳定性。

附图说明