[发明专利]用于主动ASIC侵犯屏障的设备

说明书

公开了主动ASIC侵犯屏障。提供了用于保护集成电路免受侵入性攻击和各种形式的篡改的系统、方法、和设备。防御机制是一种主动物理安全屏障，其包括：位于集成电路的高金属层处的迹线阵列，该迹线阵列覆盖了该层的较高百分比的表面积；以及，跨所述迹线驱动信号的数字逻辑组件的集合。以主动方式来完成跨迹线导线驱动信号，使得能够在非常短的时间段内检测到在所述迹线中的任何一个迹线上的短路故障、开路故障、和滞止故障。所述主动安全系统连接至警报响应机构或者与警报响应机构通信，使得所述安全系统检测到的故障引起被发送至所述警报响应机构的信号。

技术领域

本申请涉及主动ASIC侵犯屏障。

背景技术

必须保护高性能专用集成电路(ASIC)免受来自未授权攻击者的各种专门攻击。一类攻击涉及物理地探测、修改、或者破坏在ASIC内的逻辑。这种类型的篡改通常涉及若干步骤，这些步骤包括：例如，(1) 物理地打开封装物的封盖以物理接触在硅片上的布线和逻辑；(2)在表面保护层上钻孔以能够触及金属触点；(3)物理地探测(当活动时)位于装置的顶层的导线以确定它们的内容；(4)切开被视为不重要的顶级层级导线以能够访问在较低层——可能一直到基础层上更令人感兴趣的内容；(5)使用聚焦离子束(FIB)来切开导线从而潜在地关闭关键的安全特征；以及(6)沉积金属来创建新连接以修改关键的功能。

尽管涉及到该众多步骤，未授权方物理地探测、修改、和/或破坏在ASIC内的逻辑的技术却日趋精深。为了避免危害装置的正确操作和功能的企图，重要的是具有物理安全系统，其可以在芯片处于活动时检测上述任何一种活动以及在启动时检测出在上一个断电时段期间是否发生过这些活动中的任何一种活动。

发明内容

本发明内容按照简化的形式介绍了一系列构思以提供对本公开的一些方面的基本理解。本发明内容不是对本公开的广泛概述，并且不旨在标识本公开的关键或者重要元素或者描绘本公开的范围。本发明内容仅呈现了本公开的构思中的一些以作为下面提供的具体实施方式的前序。

本公开大体上涉及集成电路。更具体地，本公开的方面涉及保护免受在专用集成电路上的侵入性攻击。

本公开的一个实施例涉及一种用于保护集成电路免受侵入性攻击的设备，该设备包括：迹线导线阵列，该迹线导线阵列跨至少该集成电路的顶部金属层布置；伪随机二进制序列生成器，该伪随机二进制序列生成器用于生成多个比特；真随机数生成器，该真随机数生成器用于向被馈送至该伪随机二进制序列生成器的多个抽头点中的至少一个提供熵源；以及比较电路，该比较电路连接至迹线导线阵列的一端，其中，该比较电路基于由伪随机二进制序列生成器生成并且在迹线导线中的至少一条迹线导线的该一端处接收到的比特来确定该至少一条迹线导线是否具有期望值。

在另一个实施例中，该用于保护集成电路免受侵入性攻击的设备进一步包括：解复用电路，该解复用电路将伪随机二进制序列生成器连接至迹线导线阵列的另一端。

在又一个实施例中，该用于保护集成电路免受侵入性攻击的设备进一步包括：警报响应系统，该警报响应系统用于确定是否响应于比较电路生成的警报信号而发起一个或者多个动作。