[发明专利]一种DC综合与Formality形式化验证协同的方法及系统

说明书

技术领域

本发明涉及集成电路的技术领域，具体涉及一种DC综合与Formality形式化验证协同的方法及系统。

背景技术

随着技术的发展，对芯片功能的完备性、稳定性以及高性能提出了更高的要求，导致芯片的规模、逻辑复杂度与日俱增，同时，市场对时效性的要求，无形中对芯片整个设计流程开发的时间做了很高的限制，从而在流程中各个环节需要尽一切可能的缩短研发时间。综合作为前后端衔接的桥梁，确保综合工作的正确性也就变得很重要。综合和等价性验证作为芯片研发中两个前后密切联系的流程，一般是由不同的研发人员负责，以实现交叉验证，最大可能的发现潜在的问题，人员的沟通、代码版本、综合后网表也就需要各负责人员不断的沟通，一旦不能实现自动化，沟通不畅引起将引起工作返工在加上这两项工作本身需要花费大量时间以及每个版本的迭代，严重影响着项目的进度。

鉴于此种情况，本领域亟需一种可以加快设计进度，迭代时更加方便，同时也可以减少工作人员的操作的技术。

发明内容

基于上述问题，本发明提出了一种DC综合与Formality形式化验证协同的方法及系统。

本发明提供如下技术方案：

一方面，本发明提供了一种DC综合与Formality形式化验证协同的方法，包括：

步骤101，初始化综合环境、等价性验证环境以及控制脚本参数；

步骤102，根据芯片规模和复杂度，选取综合策略，根据所述综合策略配置综合环境，并搭建出与综合环境在模块逻辑层次上相同的等价性验证环境，记录运行日志和结果信息；

步骤103，配置控制脚本，包括综合时序、面积、功耗，等价性验证指标的设置；

步骤104，运行控制脚本，综合完成后，所述控制脚本决定是否同时启动等价性验证，且启动等价性验证后，若出现错误，则所述控制脚本根据等价性验证的结果来判断是否需要重新进行综合。

其中，所述综合策略包括自顶向下和/或自底向上。

其中，所述等价性验证指标包括Success、Failed、unmatch、unverify。

其中，所述出现错误包括svf文件错误和/或reject的命令。

其中，所述出现错误后，将失败点提交显示。

另外，本发明还提供了一种DC综合与Formality形式化验证协同的系统，所述系统包括：

初始化模块，用于初始化综合环境、等价性验证环境以及控制脚本参数；

环境配置模块，用于根据芯片规模和复杂度，选取综合策略，根据所述综合策略配置综合环境，并搭建出与综合环境在模块逻辑层次上相同的等价性验证环境，记录运行日志和结果信息；

脚本配置模块，用于配置控制脚本，包括综合时序、面积、功耗，等价性验证指标的设置；验证模块，用于运行控制脚本，综合完成后，所述控制脚本决定是否同时启动等价性验证，且启动等价性验证后，若出现错误，则所述控制脚本根据等价性验证的结果来判断是否需要重新进行综合。

其中，所述综合策略包括自顶向下和/或自底向上。

其中，所述等价性验证指标包括Success、Failed、unmatch、unverify。

其中，所述出现错误包括svf文件错误和/或reject的命令。

其中，所述出现错误后，将失败点提交显示。

本发明提供了一种DC综合与Formality形式化验证协同的方法及系统，综合和等价性验证的关键性指标提取出来作为动作执行的条件，在流程中运行shell控制脚本，综合完成后交由控制脚本来决定是否同时启动等价性验证，启动等价性验证后，若出现错误，控制脚本根据等价性验证的结果来判断是否需要重新进行综合。本发明的是灵活多变的，可以在shell控制脚本中设置各种各样的条件，进行综合和等价性验证，选用不同的综合策略，在满足设计目标并且等价的情况下，可以根据shell控制脚本的结果信息，采用更优的策略，本发明加快设计进度，迭代时更加方便，同时也可以减少工作人员的操作的技术。

附图说明

图1是本发明的方法流程图。

图2是本发明的系统结构框图。

具体实施方式

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。