[发明专利]一种自适应数据频率的解码电路

权利要求书

1.一种自适应数据频率的解码电路，其特征在于，包括：

数据周期确定单元，用于接收输入数据，根据数据头中的检测码通过计数方式确定一个数据周期内的计数值N，并将剩余的有效数据发往有效数据处理单元；

有效数据处理单元，与所述数据周期确定单元连接，用于接收数据周期确定单元转发的有效数据，并根据所述计数值N，通过计数方式产生对有效数据进行采样的采样时钟；

所述检测码的时间长度与数据周期相关，所述数据周期确定单元包括依次连接的第一计数控制模块、第一计数器、存储器，所述第一计数控制模块用于接收输入数据，并在检测码对应的时间长度内控制第一计数器进行计数，所述存储器用于存储第一计数器的所述计数；

所述有效数据处理单元包括采样时钟电路和采样电路，所述采样时钟电路包括第二计数控制模块、第二计数器、比较器、复位模块，所述第二计数控制模块与所述第一计数控制模块、所述第二计数器分别连接，所述比较器与所述第二计数器、存储器、复位模块分别连接，所述复位模块与所述第二计数控制模块、第二计数器分别连接；

其中，所述第二计数控制模块用于接收所述有效数据，并在有效数据的上升沿的触发下输出有效信号使得所述第二计数器开始计数，所述比较器用于将所述计数值N相关的参考值与第二计数器的计数值M进行比较，当所述计数值M达到所述参考值时输出所述采样时钟；所述复位模块用于在接收到所述采样时钟时产生一个复位脉冲以触发所述第二计数控制模块及第二计数器复位。

2.根据权利要求1所述的自适应数据频率的解码电路，其特征在于，所述检测码为两个数据周期，第一个数据周期为高电平，第二个数据周期为低电平；

所述第一计数控制模块用于在所述检测码的上升沿的触发下输出有效信号使得所述第一计数器开始计数；以及在检测码的下降沿的触发下输出有效信号使得所述第一计数器停止计数，同时进行复位不再响应剩余数据的上升沿，将剩余数据作为有效数据发往所述有效数据处理单元。

3.根据权利要求1所述的自适应数据频率的解码电路，其特征在于，所述存储器为寄存器。

4.根据权利要求1所述的自适应数据频率的解码电路，其特征在于，所述参考值为N/2取整。