[发明专利]一种视频混沌保密通信设备及方法在审
申请号: | 201710766027.5 | 申请日: | 2017-08-30 |
公开(公告)号: | CN107483173A | 公开(公告)日: | 2017-12-15 |
发明(设计)人: | 陈平;禹思敏;吕金虎;肖梁山;陈宝桔 | 申请(专利权)人: | 广东工业大学 |
主分类号: | H04L9/00 | 分类号: | H04L9/00;H04N21/2347;H04N21/4405 |
代理公司: | 北京集佳知识产权代理有限公司11227 | 代理人: | 罗满 |
地址: | 510062 广东省*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 一种 视频 混沌 保密 通信 设备 方法 | ||
技术领域
本发明涉及视频通信技术领域,特别涉及一种视频混沌保密通信设备及方法。
背景技术
随着多媒体时代的快速发展,人们对视频内容的质量和数量的要求越来越高,与此同时,人们对视频通信过程的安全性的要求也越来越高。为了适应人们对视频安全性的实际需求,近几年来视频保密通信技术成为了非常热门的研究课题。
然而,当前人们在研究对安全性以及实时性均要求较高的视频加密通信技术时,例如在研究混沌保密通信技术时,通常都是采用数值仿真来展开研究,至今还没有在硬件平台上实现对视频数据的实时混沌保密通信,从而不利于视频混沌保密通信技术的日常应用及商业推广。
综上所述可以看出,如何在硬件平台上实现对视频数据的实时混沌保密通信是当前还有待解决的问题。
发明内容
有鉴于此,本发明的目的在于提供一种视频混沌保密通信设备及方法,能够在硬件平台上实现对视频数据的实时混沌保密通信。其具体方案如下:
一种视频混沌保密通信设备,包括视频发送端和视频接收端;所述视频发送端包括第一SOC芯片、第一内存缓冲区以及数据发送装置,所述视频接收端包括第二SOC芯片、第二内存缓冲区以及数据接收装置;所述第一SOC芯片包括第一FPGA和第一ARM,所述第二SOC芯片包括第二FPGA和第二ARM;所述第一FPGA包括第一VDMA以及采用AXIS协议作为接口协议的混沌加密模块,所述第二FPGA包括第二VDMA以及采用AXIS协议作为接口协议的混沌解密模块;其中,
所述混沌加密模块,用于通过所述第一VDMA获取原始视频数据,基于预设的混沌加密算法,对所述原始视频数据进行加密处理,并通过所述第一VDMA将加密处理后得到的加密数据传输至所述第一内存缓冲区进行保存;
所述第一ARM,用于从所述第一内存缓冲区中读取出所述加密数据,并通过所述数据发送装置将所述加密数据发送至所述数据接收装置;
所述第二ARM,用于获取所述数据接收装置传输的所述加密数据,并将所述加密数据传输至所述第二内存缓冲区进行保存;
所述混沌解密模块,用于通过所述第二VDMA获取保存在所述第二内存缓冲区的所述加密数据,基于预设的混沌解密算法,对所述加密数据进行解密处理,得到相应的解密数据。
可选的,所述混沌加密模块和所述混沌解密模块中的AXIS协议接口所涉及的信号均包括tvalid、tdata、tuser、tlast以及tready信号;
其中,tvalid和tready为相应的通信双方之间的握手信号,并且,在高电平情况下启动tdata、tuser和tlast信号进行通信,在低电平情况下则暂停数据通信。
可选的,所述混沌加密模块和所述混沌解密模块中的信号通道均为并行通道;
其中,所述混沌加密模块和所述混沌解密模块中的并行通道分别处理tdata、tuser、tlast以及控制信号。
可选的,所述混沌加密模块和所述混沌解密模块中的每个信号通道均具备多级流水线结构,每级流水线由D触发器隔开并由系统时钟触发工作,并且,在流水工作过程中,信号通道间保持严格的时序关系。
可选的,所述混沌加密模块中的用于解决内外数据总线宽度不匹配问题的转换器为并/串转换器;
所述混沌解密模块中的用于解决内外数据总线宽度不匹配问题的转换器为串/并转换器。
可选的,所述并/串转换器为基于选择器以及计数器创建的转换器;
所述串/并转换器为基于移位寄存器创建的转换器。
可选的,所述混沌加密模块,具体采用有符号64位Q32的格式来表示所述混沌加密算法中的密钥参数以及相应的状态变量,并通过硬件乘法器和加法器来进行相应的定点运算;
所述混沌解密模块,具体采用有符号64位Q32的格式来表示所述混沌解密算法中的密钥参数以及相应的状态变量,并通过硬件乘法器和加法器来进行相应的定点运算。
可选的,所述混沌加密模块在进行加密处理的过程中,具体采用ROM查表方式来确定所述混沌加密算法中的正弦项;
所述混沌解密模块在进行解密处理的过程中,具体采用ROM查表方式来确定所述混沌解密算法中的正弦项。
可选的,所述视频发送端还包括与所述第一VDMA连接的第三内存缓冲区;所述第一FPGA还包括视频采集卡和第三VDMA;所述视频接收端还包括与所述第二VDMA连接的第四内存缓冲区;所述第二FPGA还包括第四VDMA;其中,
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