[发明专利]连续逼近式模拟至数字转换的校正装置

说明书

本发明揭露了一种连续逼近式模拟至数字转换的校正装置，能够校正一数字输出。该校正装置的一实施例包含一连续逼近暂存器式模拟至数字转换器(SAR ADC)以及一数字电路。该SAR ADC用来产生一数字输出。该数字电路于该数字输出符合一亚稳态输出时，依据一预设修正来校正该数字输出。上述亚稳态输出关联一亚稳态二进制比较序列，该亚稳态二进制比较序列包含连续K个比较结果，该K个比较结果依序包含一第一比较结果、一第二比较结果、以及连续M个比较结果，该第一比较结果与该第二比较结果相同，该M个比较结果相同，该第一比较结果与该第二比较结果与该M个比较结果的每一个不同。藉此以低复杂度与低功耗的方式解决亚稳态问题。

技术领域

本发明是关于校正装置，尤其是关于模拟至数字转换的校正装置。

背景技术

近年来，基于较低的复杂度与较佳的功耗表现，连续逼近暂存器式模拟至数字转换器(successive approximation register ADC,SAR ADC)的架构被广泛地使用。然而，SAR ADC的运作与比较器的输出息息相关，比较器可能因为两输入信号过于相近而输出错误的比较结果，其可能进一步导致后续的比较结果错误以及导致SAR ADC之输出结果过度偏离正确结果，上述问题通常被称为该SAR ADC发生了亚稳态(metastability)。

为解决SAR ADC的亚稳态问题，目前技术提供了下列二种解法：

(1)利用定时器(timer)来判断比较器之比较时间是否过长，从而判断是否因为被比较的两输入信号过于相近而有亚稳态发生。上述解法有应用受限的问题。该解法可见于下列文献：Akira Shikata,Student Member,IEEE,Ryota Sekimoto,Student Member,IEEE,Tadahiro Kuroda,Fellow,IEEE,and Hiroki Ishikuro,Member,IEEE,“A 0.5V1.1MS/sec 6.3fJ/Conversion-Step SAR-ADC With Tri-Level Comparator in 40nmCMOS”,IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.47,NO.4,APRIL 2012.

(2)调整比较器输出之判读转态点以及调整SAR ADC之数字至模拟转换器所输入的位值的判读转态点。上述解法有无法构成闭回路校正的问题。该解法可见于下列文献：Hyeok-Ki Hong,Student Member,IEEE,Wan Kim,Student Member,IEEE,Hyun-Wook Kang,Sun-Jae Park,Michael Choi,Ho-Jin Park,and Seung-Tak Ryu,Senior Member,IEEE,“ADecision-Error-Tolerant 45nm CMOS 7b 1GS/s Nonbinary 2b/Cycle SAR ADC”,IEEEJOURNAL OF SOLID-STATE CIRCUITS,VOL.50,NO.2,FEBRUARY 2015.

发明内容

鉴于先前技术的不足，本发明之一目的在于提供一种连续逼近式模拟至数字转换的校正装置，以解决亚稳态的问题。