[发明专利]图像编码方法和系统在审

专利信息
申请号: 201710687370.0 申请日: 2017-08-11
公开(公告)号: CN107277538A 公开(公告)日: 2017-10-20
发明(设计)人: 李聪聪;钟炎培 申请(专利权)人: 西安万像电子科技有限公司
主分类号: H04N19/42 分类号: H04N19/42;H04N7/18
代理公司: 北京康信知识产权代理有限责任公司11240 代理人: 赵囡囡
地址: 710075 陕西省西安*** 国省代码: 陕西;61
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摘要:
搜索关键词: 图像 编码 方法 系统
【说明书】:

技术领域

发明涉及图像编码领域,具体而言,涉及一种图像编码方法和系统。

背景技术

随着云的日益发展,对计算机图像的传输需求越来越大,但是目前对于计算机图像的编码和传输并没有专用的装置。目前图像编码的方法最主要有两种方式:(1)H.26X系列,主要侧重网络传输,对自然视频进行编码;(2)JPEG和JPEG2000,主要对连续色调、多级灰度、静态图像的数字图像压缩编码。

针对相关技术中的图像编码方法功能单一的技术问题,目前尚未提出有效的解决方案。

发明内容

本发明实施例提供了一种图像编码方法和系统,以至少解决相关技术中的图像编码方法功能单一的技术问题。

根据本发明实施例的一个方面,提供了一种图像编码系统,该系统包括:视频采集卡,用于通过视频接口采集数据,得到初始图像数据;现场可编程门阵列FPGA,用于对初始图像数据执行预处理,得到预处理图像数据;处理器CPU,用于根据预处理图像数据的像素特性和/或文件属性确认预处理图像数据对应的类别,并采用与预处理图像数据的类别相对应的编码器对预处理图像数据进行编码。

进一步地,视频采集卡与FPGA集成在外接设备中,CPU集成在终端中,外接设备与CPU通过预设接口连接。

进一步地,外接设备中还集成有直接存储器访问DMA控制器和缓存,缓存用于缓存预处理图像数据,DMA控制器用于控制缓存与其它存储器之间的数据传输。

进一步地,DMA控制器集成在FPGA中,FPGA还包括缓存控制器,缓存控制器用于与缓存连接并控制与缓存之间的数据传输。

进一步地,终端上还包括存储器,与CPU相连接,用于读取缓存中存储的预处理图像数据,和/或,为CPU提供预处理图像数据,其中,CPU用于控制存储器是否开启与缓存之间的通讯通道。

进一步地,外接设备为minipcie卡上,终端包括用于插入minipcie卡的卡槽。

进一步地,FPGA与CPU之间基于PCIE通讯标准进行通讯。

进一步地,视频接口为高清晰度多媒体HDMI接口或数字视频DVI接口。

根据本发明实施例的另一个方面,还提供了一种图像编码方法,该方法应用于本发明的图像编码系统,该方法包括:获取初始图像数据;对初始图像数据执行预处理以得到预处理图像数据;根据预处理图像数据的像素特性和/或文件属性确认预处理图像数据对应的类别;采用与预处理图像数据的类别相对应的编码器对预处理图像数据进行编码。

进一步地,系统包括视频采集卡,获取初始图像数据包括:通过视频采集卡采集视频终端上的当前屏幕图像,得到初始图像数据。

进一步地,系统包括CPU,根据预处理图像数据的像素特性和/或文件属性确认预处理图像数据对应的类别包括:基于PCIE通讯标准将预处理图像数据发送至CPU;通过CPU确认预处理图像数据对应的类别。

进一步地,系统还包括FPGA、DMA控制器、缓存和存储器,FPGA用于对初始图像数据执行预处理以得到预处理图像数据,视频采集卡、FPGA、DMA控制器和缓存集成在外接设备中,CPU和存储器集成在终端中,根据预处理图像数据的像素特性和/或文件属性确认预处理图像数据对应的类别包括:通过CPU控制开启存储器与缓存之间的通讯通道;通过DMA控制器控制存储器从缓存中获取并存储预处理图像数据;通过CPU获取存储器中存储的预处理图像数据并确认预处理图像数据对应的类别。

在本发明实施例中,通过视频采集卡,用于通过视频接口采集数据,得到初始图像数据;现场可编程门阵列FPGA,用于对初始图像数据执行预处理,得到预处理图像数据;处理器CPU,用于根据预处理图像数据的像素特性和/或文件属性确认预处理图像数据对应的类别,并采用与预处理图像数据的类别相对应的编码器对预处理图像数据进行编码,解决了相关技术中的图像编码方法功能单一的技术问题,通过多种编码方式融合在一个系统中,进而实现了图像编码方式集中度高、节约成本的技术效果。

附图说明

此处所说明的附图用来提供对本发明的进一步理解,构成本申请的一部分,本发明的示意性实施例及其说明用于解释本发明,并不构成对本发明的不当限定。在附图中:

图1是根据本发明实施例的一种可选的图像编码系统的示意图;

图2是根据本发明实施例的另一种可选的图像编码系统的示意图;

图3是根据本发明实施例的一种可选的FPGA的内部结构示意图;

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