[发明专利]一种基于DICE结构的抗辐照D触发器

说明书

技术领域

本发明涉及电路的技术领域，具体涉及到一种基于DICE结构的抗辐照D触发器。

背景技术

在空间辐射环境中，高能粒子轰击集成电路会导致单粒子效应。单粒子效应造成的损伤包括硬错误和软错误，其中硬错误指的是器件的永久性损伤，包括器件烧毁和栅穿效应等；软错误指的是器件的瞬时损伤，这是一类可恢复的错误，主要包括单粒子翻转(SEU)和单粒子瞬态脉冲(SET)。D触发器作为集成电路中应用比较广泛的时序逻辑单元，是集成电路中软错误的主要来源之一。一方面，来自上一级组合逻辑电路的SET脉冲可能会被D触发器采集到，而造成逻辑电平发生翻转；另一方面，空间粒子直接轰击D触发器的敏感节点发生SEU，也会导致存储的逻辑电平发生错误翻转。

在现有技术中，三模冗余结构简称TMR(Triple Modular Redundancy)，是最常用的一种容错设计技术。三个模块同时执行相同的操作，以多数相同的输出作为表决系统的正确输出，通常称为三取二。三个模块中只要不同时出现两个相同的错误，就能掩蔽掉故障模块的错误，保证系统正确的输出。由于三个模块是互相独立的，两个模块同时出现错误是极小概率事件，故可以大大提高系统的可信性。同时，为保障每个模块的可靠性，保证及时处理一次故障的影响，系统还具有故障检测能力，周期性或在需要时检测故障，发现故障后能及时定位，进行故障处理，减少二次故障发生概率。另外，对于关键性输出，有故障一安全保障系统的故障安全性。

DICE结构是由一种基于双互锁单元的锁存器组成，具有很强的抗单节点翻转能力。当空间粒子轰击到DICE结构的单个敏感节点上时，冗余结构会修复电路的错误翻转，不会造成输出信号的错误翻转。三模冗余的加固方法能够同时抗SET和SEU，但是面积开销很大，其电路版图面积通常是普通未加固D触发器面积的三倍以上，时序采样加固方法在主、从级锁存器中均引入了延时单元，性能损失很大，DICE结构相对于三模冗余和时序采样的加固方法性能和面积都有一定的优势，但是这种电路结构的端口不能抗SET。因此，在本领域中亟需一种同时保证电路整体的抗SEU和抗SET效果，并且没有太大的性能和面积开销D触发器。

发明内容

基于上述问题，本发明提出了一种基于DICE结构的抗辐照D触发器，其显著特征是在DICE结构基础上增加了一个延时单元，从而使电路端口也具有了抗SET的能力。这种电路结构能同时保证电路整体的抗SEU和抗SET效果，并且没有太大的性能和面积开销。

本发明提供如下技术方案：

一种基于DICE结构的抗辐照D触发器，包括：

所述DICE结构的抗辐照D触发器包括：电路输入端口、电路输出端口、延时单元、两个均由两个锁存器组成互锁结构的D触发器，与所述锁存器一一对应的延时buffer，与所述电路输出端口相连接的一个延时buffer；其中，第一锁存器与第三锁存器构成第一互锁结构的D触发器，第二锁存器与第四锁存器构成第二互锁结构的D触发器。

其中，所述电路输入端口分为两路，其中一路连接所述延时单元，第一锁存器的D输入端通过相应延时buffer与所述电路输入端口相连，第二锁存器的D输入端通过相应延时buffer与所述电路输入端口相连，第三锁存器的D输入端通过相应延时buffer与第一锁存器的第一输出端、第二锁存器的第一输出端相连，第四锁存器的D输入端通过相应延时buffer与第一锁存器的第二输出端、第二锁存器的第二输出端相连，第三锁存器的两个输出端与第四锁存器的两个输出端均与对应所述电路输出端口的延时buffer相连。

本发明提供一种基于DICE结构的抗辐照D触发器，在DICE结构基础上将输入信号分为两路，其中一路输入信号增加了一个延时单元，延迟单元使得两路输入信号有一个时间差，这两路输入信号在时钟信号的控制下被触发器采样时使SET脉冲发生错位，从而使电路端口也具有了抗SET的能力。本发明的电路结构能同时保证电路整体的抗SEU和抗SET效果，并且大大降低了性能和面积开销。

附图说明

图1是现有技术的DICE结构D触发器电路图；

图2是本发明的DICE结构D触发器电路图；

图3a为现有技术的DICE结构D触发器抗SET效果图；图3b为本发明的DICE结构D触发器抗SET效果图；

图4为本发明的SET脉冲信号发生错位示意图；

图5为本发明的抗脉冲宽度和延时单元关系示意图；

具体实施方式