[发明专利]一种基于FPGA的并行循环冗余CRC校验方法

说明书

本发明公开了一种基于FPGA的并行循环冗余CRC校验方法。该方法遵循CRC‑CCITT编码给定CRC算法，利用简单异或逻辑实现并行循环冗余CRC校验码计算，解决了基于比特串行的多次并串转换的逻辑缺陷，突破了基于查找表的BlockRAM资源占用率高的工程瓶颈，提高了CRC校验的数据吞吐量，同时降低了对硬件资源苛刻需求，从而实现了简化逻辑、提高效率和降低资源的目的。

技术领域

本发明涉及卫星测控与通信技术，尤其涉及一种基于FPGA的并行循环冗余CRC校验方法。

背景技术

在卫星遥控、遥测、外侧和数传的数据帧传输时，采取CRC校验目的是检验链路传输正确性，达到数据纠错和检错目的，防止出现错误逻辑判决。

循环冗余CRC校验隶属分组的循环码，其基本思想是：发送端在传输的信息码元序列中附加一些冗余的监督码元，这些监督码和信息码之间按编码规则形成一定的关系，接收端则通过检查这种特定关系来发现或纠正可能产生的误码。

CRC校验码是利用线性编码理论，在发送端根据要传送的K位二进制码序列，以一定的规则产生一个校验用的监督码(即CRC码)r位，并附在信息后边，构成一个新的二进制码序列，共(k+r)位，最后发送出去。在接收端，则根据信息码和CRC码之间所遵循的规则进行检验，以确定数据传输中误码性能和置信度。

传统的循环冗余CRC校验技术主要是指串行比特校验算法和字节查找表校验算法2大类。

基于串行比特校验码算法严格遵循CRC-CCITT给定算法，基于Memory查找表算法简单直观，均可得到数据帧的CRC校验码，但是这些算法存在以下不足：

(1)基于比特串行的CRC校验码算法其特点是需多次并串转换、系统延迟大，实现时序对齐比较复杂，占用硬件资源较多，很难突破处理速度的瓶颈；

(2)基于Memory资源的字节型查找表算法其特点是将复杂的移位和异或逻辑运算交付由matlab程序完成，算法中采用了Slices和LUTs硬件资源相对并没减少，且器件96个Block RAM块资源占去了1个；

(3)针对CRC-CCITT协议中多种不同模式，基于Memory资源的查找表生成和字节调用过程中，寄存器初相和高低字节是否倒序等细节问题没有阐述清楚，没有给出具体应用的约束条件。

随着传输信息速率提高，基于比特串行或基于Memory查找表的CRC校验计算方法已然无法满足资源占用率低、系统工作时钟高、计算结果延迟小等技术要求。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供了一种基于FPGA的并行循环冗余CRC校验方法，利用简单异或逻辑实现了并行循环冗余CRC校验码计算，最大程度满足了卫星对CRC校验计算高效、准确和快速的需求。

本发明的技术解决方案是：

一种基于FPGA的并行循环冗余CRC校验方法，包括如下步骤：

步骤一、按照卫星遥控、遥测、外测或数传的数据传输设定格式要求组帧，形成数据帧；

步骤二、确认不同的CRC模式对输入与输出数据的顺序要求、初始相位要求、以及输出结果是否与0xFFFF异或的要求；

步骤三、设置不同的CRC模式的初始相位，当CRC模式为XMODEN模式或TURE模式时，将所述初始相位设置为“0000”，当CRC模式为FALSE模式或X25模式时，将所述初始相位设置为“FFFF”；

步骤四、当待编码的数据帧的逻辑时序为帧同步字部分，字节计数器加1，输入字节直接赋给输出字节，同时移位寄存器相应初始化；