[发明专利]一种实数交叉型复系数FIR滤波器

说明书

本发明涉及一种实数交叉型复系数FIR滤波器，包括：乘法器(1)、加法器(2)和延时器(3)；所述乘法器(1)、加法器(2)、延时器(3)组成交叉型结构。本发明根据信道化实现过程中多相滤波前的相移因子的值分别为1、i、‑1、‑i，这四个值都在复数域的坐标轴，在计算的过程中只会出现纯虚数和实数，避开了复数乘法的运算，且和实数FIR滤波器具有相同的运算量。N阶的FIR基带低通滤波器共需要乘法器N个，大大的节省了FPGA的乘法器资源，从而提高了FPGA的使用效率。

技术领域

本发明涉及一种滤波器，特别是一种实数交叉型复系数FIR滤波器。

背景技术

现代电磁信号环境越来越复杂密集，要求电子战接收机必须具有很宽的处理带宽、高灵敏度、大动态范围、多信号并行处理和大量信息实时处理的能力。而数字信道化接收机不仅可以较好的满足上述要求，还可实现监视信道内信号的全概率截获。

数字信道化的实现是宽带数字接收机的基础核心，目前广泛采用基于多相滤波的数字信道化结构。由于信道化过程都是在FPGA中实现的，而基于多相滤波的数字信道化结构中我们会用到FIR滤波器，滤波器的实现中涉及到大量的复数运算，信道化的实现过程占用了FPGA的大量的乘法器资源，这样在多路输入的信道化接收机中就不得不采用多片FPGA来解决这个问题，但是多片FPGA又增加了系统的功耗，同时也增加了不同芯片之间数据通信出现误码的风险，因此怎样优化信道化的实现过程，降低FPGA乘法器资源的使用率，是多路输入信道化接收机需要解决的问题。

发明内容

本发明目的在于提供一种实数交叉型复系数FIR滤波器，避开复数乘法的运算，节省FPGA的乘法器资源。

一种实数交叉型复系数FIR滤波器，包括：乘法器、加法器和延时器。

待滤波数据和滤波器系数分别连接至乘法器的输入端，乘法器的输出和滤波器上一级运算节点输出的虚部分别连接至加法器的输入端，加法器输出作为下一级滤波器的实部输入；滤波器上一级运算节点输出的实部连接至延时器的输入，延时器的输出作为下一级滤波器的虚部输入。

本发明根据多相滤波前的相移因子的值分别为1、i、-1、-i，且这四个值都在复数域的坐标轴上，提出了一种FIR滤波器实现结构，单元结构由乘法器、加法器、延时器组成的交叉型结构避开了复数运算，实现了虚数运算的效果。

一种实数交叉型复系数FIR滤波器结构具体为：单元结构的输入为：复数实部Re[f(n)]和虚部Im[f(n)]，滤波器系数h(i)与输入信号x(n)通过乘法器相乘加上实部Re[f(n)]，加法器的输出作为下一级的复数的输入，单元结构的输入虚部Im[f(n)]经过一个时钟的延时器作为下一级的实数端的输入。

本发明根据信道化过程及FIR滤波器的特点来优化设计FIR滤波器，巧妙的避开了复数乘法的运算，且和实数FIR滤波器具有相同的运算量。N阶的FIR基带低通滤波器共需要乘法器N个，大大的节省了FPGA的乘法器资源，从而提高了FPGA的使用效率。

附图说明

图1一种实数交叉型复系数FIR滤波器单元结构。

1.乘法器 2.加法器 3.延时器

具体实施方式

一种实数交叉型复系数FIR滤波器，包括：乘法器1、加法器2和延时器3。

待滤波数据和滤波器系数分别连接至乘法器1的输入端，乘法器1的输出和滤波器上一级运算节点输出的虚部分别连接至加法器2的输入端，加法器2输出作为下一级滤波器的实部输入；滤波器上一级运算节点输出的实部连接至延时器 3的输入，延时器3的输出作为下一级滤波器的虚部输入。