[发明专利]低密度奇偶校验解码器、包括其的存储设备和方法

说明书

低密度奇偶校验(LDPC)解码器可以包括可变节点处理单元和校验节点处理单元。校验节点处理单元包括存储校验节点值的存储器元件。存储器元件通过两个或更多个路径互连，并且每个路径可以包括存储器元件的全部或部分循环排列以发送校验节点值。

对相关申请的交叉引用

根据35U.S.C.§119，本美国非临时专利申请要求于2016年7月19日提交的韩国专利申请No.10-2016-0091536的优先权，特此通过引用将其整体并入本文。

技术领域

本发明的原理和构思一般地涉及纠错技术，并且更具体地讲，涉及低密度奇偶校验(LDPC)解码器以及包括该LDPC解码器的存储设备。

背景技术

由于存储设备通过精密的工艺被制造并且由于存储设备并入多级单元(MLC)用于增加存储设备的集成密度，因而降低了存储设备的可靠性。所述精密工艺致使电路线宽缩短，其导致单元易受单元与单元间的干扰。MLC的使用造成级间的间隔减小，这增大了相邻级之间的重叠区域，从而会降低可靠性。在存储设备本身的错误增多的情况下，应该使用纠错码(ECC)技术以确保并入了一个或多个存储设备的数据存储设备的高水平可靠度。最近几年，已对LDPC解码器进行了诸多研究，以增强NAND闪存设备的读取性能的ECC功能。出于这一目的，当前在闪存设备中使用了这样的LDPC解码器。

发明内容

本公开涉及LDPC解码器、包括该LDPC解码器的存储设备、以及用于在包括该LDPC解码器的存储设备中执行读取操作的方法。

LDPC解码器包含：可变节点处理单元(VNU)，被配置为接收信道信息和校验节点信息，并且计算可变节点信息；校验节点处理单元(CNU)，被配置为接收可变节点信息，并且计算校验节点信息；以及存储器，被配置为暂时地存储在VNU的操作和CNU的操作期间生成的数据。CNU包括存储相应校验节点值的多个存储器元件。存储器元件通过两个或更多个路径互连，每个路径包括存储器元件的全部或部分循环排列以发送校验节点值。

存储设备包含：至少一个非易失性存储器(NVM)设备，被配置为存储包括信息和对应于该信息的奇偶性的码字；以及存储器控制器，包括LDPC解码器，所述LDPC解码器被配置为从NVM设备中读取码字并且纠正所读取的码字的错误。LDPC解码器包含：VNU，被配置为接收信道信息和对应于码字的校验节点信息并且更新可变节点信息；以及CNU，被配置为接收可变节点信息并且更新校验节点信息。在LDPC解码器的时钟的每个时钟周期，CNU通过第一存储器元件的第一互连改变存储在CNU的相应的第一存储器元件中的校验节点信息的顺序或位置，或者通过CNU的第二存储器元件的第二互连改变存储在CNU的相应的第二存储器元件中的校验节点信息的顺序或位置。

所述方法包含下列步骤：

在存储设备中执行硬判决存储器感测；

将所读取的数据从存储设备的非易失性存储器(NVM)设备发送到存储设备的存储器控制器的纠错电路；

在纠错电路的低密度奇偶校验(LDPC)解码器中，使用LDPC解码对所读取的数据做出硬判决；

在LDPC解码器中，确定是否成功地做出了硬判决；

如果确定未成功地做出硬判决，则对所读取的数据执行软判决存储器感测；

将所读取的数据从NVM设备发送到存储器控制器的纠错电路；

在纠错电路的LDPC解码器中，使用LDPC解码对所读取的数据执行软判决；以及

在LDPC解码器中，确定是否成功地做出了软判决。LDPC解码器具有VNU和CNU。CNU包括通过两个或更多个路径互连的多个存储器元件，每个路径包括存储器元件的全部或部分循环排列，以在执行LDPC解码做出硬判决和软判决时发送校验节点值。