[发明专利]一种抗声码器处理的语音信息隐藏电路结构及其控制方法

权利要求书

1.一种抗声码器处理的语音信息隐藏电路结构，其特征在于包括：寄存器初始化模块(1)、I²S输入模块(2)、VAD判决模块(3)、DWT模块(4)、能量计算模块(5)、秘密信息模块(6)、能量比率抖动调制模块(7)、IDWT模块(8)、I²S输出模块(9)；其中寄存器初始化模块(1)分别与VAD判决模块(3)、DWT模块(4)、能量比率抖动调制模块(7)、IDWT模块(8)通过SPI总线连接；寄存器初始化模块(1)根据E²PROM中的内容配置整个电路系统中的寄存器参数，使各模块相互协调配合工作，提高系统的工作效率，并启动电路功能。

2.根据权利要求1所述的一种抗声码器处理的语音信息隐藏电路结构，其特征在于所述的寄存器初始化模块(1)由寄存器初始化子模块(101)构成；I²S输入模块(2)由I²S输入功能模块(102)和I²S输入存储模块(103)构成；I²S输入功能模块(102)是对标准I²S总线协议进行修改后的实现，使得每个声道数据位数可达32bit，能满足语音输入的数据位数需求；I²S输入存储模块(103)由DARAM组成，其深度为320bit，宽度为32bit，I²S输入模块(2)每帧传递的语音为160个32bit的数据。

3.根据权利要求1所述的一种抗声码器处理的语音信息隐藏电路结构，其特征在于所述的VAD判决模块(3)由VAD判决功能模块(104)和VAD判决存储模块(105)构成；VAD判决功能模块(104)对输入的每帧160个32bit的语音数据进行VAD判决操作；VAD判决存储模块(105)由SARAM组成，其深度为320bit，宽度为32bit，VAD判决模块(3)输出的每帧数据为160个32bit的数据。

4.根据权利要求1所述的一种抗声码器处理的语音信息隐藏电路结构，其特征在于所述的DWT模块(4)由DWT功能模块(106)和DWT存储模块(107)构成；DWT功能模块(106)对输入的每帧160个32bit的语音数据进行DWT变换操作，其中DWT变换为三级离散小波正变换；DWT存储模块(107)由SARAM组成，其深度为320bit，宽度为32bit，DWT模块(4)输出的每帧数据为160个32bit的数据。

5.根据权利要求1所述的一种抗声码器处理的语音信息隐藏电路结构，其特征在于所述的能量计算模块(5)由能量计算功能模块(108)和能量计算存储模块(109)构成；能量计算功能模块(108)根据DWT模块(4)得到的小波系数进行能量计算，将得到的能量计算结果进一步处理得到掩蔽阈值；能量计算存储模块(109)由DARAM组成，其深度为160bit，宽度为64bit，能量计算模块(5)输出的数据为1个64bit的数据。

6.根据权利要求1所述的一种抗声码器处理的语音信息隐藏电路结构，其特征在于所述的秘密信息模块(6)由秘密信息存储模块(110)构成；秘密信息存储模块(110)由ROM组成，其深度为2560bit，宽度为16bit。

7.根据权利要求1所述的一种抗声码器处理的语音信息隐藏电路结构，其特征在于所述的能量比率抖动调制模块(7)由能量比率抖动调制功能模块(111)和能量比率抖动调制存储模块(112)构成；能量比率抖动调制功能模块(111)根据能量计算功能模块(108)得到的掩蔽阈值和DWT功能模块(106)得到当前帧的小波系数嵌入秘密信息，能量比率抖动调制模块(7)通过SPI总线(117)从秘密信息存储模块(110)中读取秘密信息；能量比率抖动调制存储模块(112)由DARAM组成，其深度为640bit，宽度为32bit，能量比率抖动调制模块(7)输出的每帧数据为160个32bit数据。

8.根据权利要求1所述的一种抗声码器处理的语音信息隐藏电路结构，其特征在于所述的IDWT模块由IDWT功能模块(113)和IDWT存储模块(114)构成；IDWT功能模块(113)完成数据的IDWT变换，IDWT变换为三级离散小波反变换；能量比率抖动调制存储模块(112)由DARAM组成，其深度为640bit，宽度为32bit，IDWT模块(8)输出的每帧数据为160个32bit数据。