[发明专利]存储系统中错误校正编码数据的冗余

说明书

一种提供错误校正编码数据的冗余的设备包括至少一个处理器电路。所述至少一个处理器电路被配置成用于对多个数据项执行错误校正编码以便生成相应的码字，其中，所述数据项中的至少一个数据项可以具有与所述数据项中的至少一个其他数据项不同的长度，并且所述码字中的每个码字的长度相同。所述至少一个处理器电路进一步被配置成用于至少部分地基于所述码字来生成冗余数据项。所述至少一个处理器电路进一步被配置成用于将所述码字和所述冗余数据项写入至少一个闪存电路的多个单独块中。

技术领域

本说明书总体上涉及错误校正编码，包括提供错误校正编码数据的冗余。

背景技术

在闪存系统中，出于数据冗余或性能提升的目的，独立磁盘冗余阵列(RAID)技术可用于将多个闪存部件组合成单个逻辑单元，例如，条带或冗余条带。例如，可对写入块集合中的码字执行异或运算以便生成冗余数据，所述冗余数据然后被写入附加块中。如果码字之一随后丢失或者以其他方式不能被正确解码，则可结合冗余数据使用其他码字(假设它们可被正确解码)来恢复所丢失的码字。

附图说明

在所附权利要求中阐述了本主题技术的某些特征。然而，出于解释的目的，在以下附图中阐述了本主题技术的若干实施例。

图1展示了根据一个或多个实现方式的可以提供错误校正编码数据的冗余的示例闪存系统。

图2展示了根据一个或多个实现方式的用于提供错误校正编码数据的冗余的系统的示例编码过程的流程图。

图3展示了根据一个或多个实现方式的用于提供错误校正编码数据的冗余的系统的示例解码过程的流程图。

图4展示了根据一个或多个实现方式的用于提供错误校正编码数据的冗余的系统中的示例冗余条带。

图5展示了一组电压分布，示出了根据一个或多个实现方式的用于错误校正编码数据的冗余的系统中的反对数似然比(LLR)。

图6展示了一组电压分布，示出了根据一个或多个实现方式的用于错误校正编码数据的冗余的系统中的反对数似然比(LLR)。

图7展示了一组电压分布，示出了根据一个或多个实现方式的用于错误校正编码数据的冗余的系统中的高页和低页LLR计算。

图8展示了根据一个或多个实现方式的用于提供未编码数据冗余的系统中的示例冗余条带。

具体实施方式

以下阐述的具体实施方式旨在作为对本主题技术的各种配置的说明并且不旨在代表本主题技术可以被实践的仅有配置。附图结合在此并且构成具体实施方式的一部分。出于提供对本主题技术的全面理解的目的，具体实施方式包括具体细节。然而，本主题技术不限于在此阐述的具体细节，并且可以使用一个或多个实现方式来实践本主题技术。在一个或多个实例中，以框图形式示出了结构和部件，以避免模糊本主题技术的概念。

在用于提供错误校正编码数据的冗余的主题系统中，使用错误校正编码(ECC)(诸如低密度奇偶校验(LDPC)ECC)首先将待被写入闪存块集合中的数据项编码成码字。每个码字的长度是相同的；然而，取决于例如每个码字被写入的块的完整性，用于生成每个码字的码率可以不同(或者相同)。例如，如果块的完整性高(例如，更不易于受误比特的影响)，则码率可能就高，并且如果块的完整性低(例如，更易于受误比特的影响)，则码率可能就低。