[发明专利]基于数据流的硬件加速方法及系统

说明书

本发明提供硬件加速方法及系统，包括：获取节点的计算任务量及其含有的计算模块的并行计算信息，计算完成计算任务量的时间；以节点在约束条件下计算时间最短的原则，优化节点定制硬件模块；当检测到存在资源空闲的节点时，将定制硬件模块的相关配置载入其中，形成重构的硬件计算节点，该节点通过其接口将计算结果传递至其他节点来完成拓展。本发明还提供执行采用上述方法的加速器的方法及系统，包括：监控硬件加速器中各个节点的使用情况；当监测到出现资源空闲的节点时，估测拓展重构成本与重构后获得性能收益，若性能收益大于重构成本，则启动计算拓展，将目标计算节点拓展到资源空闲的节点中。本发明最大限度地利用节点计算，提供高计算性能。

技术领域

本发明涉及硬件加速领域，特别是涉及硬件加速方法及系统、硬件加速器执行方法及系统。

背景技术

逻辑可编程阵列(FPGA)是一种在生产后可编程的集成电路芯片。芯片中电路提供可编程节点，可根据用户设定重新定义电路逻辑。相比于传统处理芯片CPU，FPGA可提供针对特定问题的高度优化电路，提升百倍级别计算性能；相比于传统集成电路芯片ASIC，FPGA可提供更灵活的计算方案。

近年来，云计算等大型服务器架构发展迅速，用以支持更高性能的应用。与此同时，受限于芯片功耗，计算应用对于性能的需求增速大大超过大型计算的性能提升速率。高性能应用生产专用ASIC芯片可以提供更高的计算性能，然而专业ASIC芯片的长研发生产周期及高研发费用无法支持服务器应用的迅速迭代。

FPGA结合了软件的迅速开发迭代及硬件的高性能特性。可重构应用基于FPGA芯片内部可重构逻辑开发定制硬件，并可通过FPGA芯片重构流程编写芯片硬件逻辑。定制硬件更新可通过改写FPGA内部配置文件，无需重新流片，可同时满足大型服务器对于快速应用迭代及高性能需求。采用FPGA的大型服务器包含多个计算节点。不同于通用CPU服务器，硬件资源共享可通过软件实现，每个硬件计算节点同一时间智能支持一种定制化硬件。大型服务器中的计算应用随时占用和释放计算资源，为基于定制硬件的服务器资源共享带来了挑战。

图1展示了一个典型的计算案例：ABCD为4个硬件计算节点，其中A节点在0秒开始为空闲，B、C、D分别在2、3、4秒被应用释放，变为空闲资源。图1支持的三种应用分别是：单节点应用(OneNode)、四节点应用(FourNode)以及动态应用(Dynamic)，在本计算案例中假设应用的性能随采用的计算节点线性降低。ABD每个计算节点每秒处理应用中一个计算任务，C节点含有更多的计算资源，每秒处理两个计算任务，而应用中包含8个计算任务。在该案例中，单节点应用只使用一个节点支持计算，在应用开始时(0秒)，只有A节点空闲，执行8个计算任务需要8秒时间；四节点应用需要4个空闲计算节点，在0到4秒间，由于没有4个空闲节点，应用无法执行，直至第4秒开始，4个节点都空闲后，应用占用4个计算节点开始执行，并使用1.6秒时间执行完所有的计算任务，总共耗时5.6秒；动态应用使用所有的空闲资源，并随着空闲应用的增加而逐步延展，如图1所示，在0到2秒，A节点被占用，执行了两个计算任务，在2秒，应用延展到B节点，AB节点在一秒内计算了两个计算任务，在3秒，应用延展到C节点，ABC节点在1秒内完成剩余的4个计算任务(C节点每秒可以执行2个计算任务)，应用执行时间为4秒，达到最小值，所有计算资源没有空闲时间。

可见，动态应用可以最大限度地利用基于FPGA的硬件计算节点，从而提供最高的计算性能。由此，本申请提出一种动态可延展硬件加速技术，有利于动态应用的开发、优化、及执行。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供硬件加速方法及系统、硬件加速器执行方法及系统，用于解决现有技术中ASIC芯片因研发生产周期长、研发费高用无法很好地支持服务器应用的迅速迭代的问题。