[发明专利]具有时间交织（TI）或两步逐次逼近寄存器（SAR）量化器的Δ-Σ模数转换器（ADC）

权利要求书

1.一种Δ-Σ调制器，包括：

具有节点的回路；

第一逐次逼近寄存器(SAR)模数转换器(ADC)，被选择性地包含到所述回路中；以及

第二SAR ADC，被选择性地包含到所述回路中，所述第一SAR ADC和所述第二SAR ADC被配置为交替地对所述节点进行采样。

2.根据权利要求1所述的Δ-Σ调制器，其中所述第一SAR ADC和所述第二SAR ADC中的每一个具有所述Δ-Σ调制器的完整时钟周期用于转换。

3.根据权利要求1所述的Δ-Σ调制器，进一步包括：

加法器；以及

额外回路延迟(ELD)电路，其中所述加法器的输出与所述节点连接，其中所述加法器的第一输入被包含到所述回路中，并且其中所述加法器的第二输入与所述ELD电路的输出连接。

4.根据权利要求3所述的Δ-Σ调制器，其中所述ELD电路的输入耦合到所述回路的另一节点，所述另一节点选择性地与所述第一SAR ADC的输出或所述第二SAR ADC的输出连接。

5.根据权利要求4所述的Δ-Σ调制器，进一步包括：

第一开关，被配置为在第一阶段期间选择性地将所述第一SAR ADC的输入与所述节点连接；以及

第二开关，被配置为在第二阶段期间选择性地将所述第二SAR ADC的输入与所述节点连接。

6.根据权利要求5所述的Δ-Σ调制器，进一步包括：

第三开关，被配置为在第三阶段期间选择性地将所述第二SAR ADC的输出与所述另一节点连接；以及

第四开关，被配置为在第四阶段期间选择性地将所述第一SAR ADC的输出与所述另一节点连接。

7.根据权利要求6所述的Δ-Σ调制器，其中所述第三阶段在所述第一阶段开始之后并且在所述第二阶段开始之前开始，并且其中所述第四阶段在所述第二阶段开始之后开始。

8.根据权利要求6所述的Δ-Σ调制器，其中所述第一SAR ADC包括被配置为在所述第四阶段期间校准所述第一SAR ADC的偏移的校准电路，并且其中所述第二SAR ADC包括被配置为在所述第三阶段期间校准所述第二SAR ADC的偏移的校准电路。

9.根据权利要求6所述的Δ-Σ调制器，进一步包括：

第一ELD数模转换器(DAC)，具有经由第五开关选择性地与所述第一SAR ADC的输出连接的输入和与所述第二SAR ADC的输入连接的输出，其中所述第五开关在所述第四阶段期间闭合；以及

第二ELD DAC，具有经由第六开关选择性地与所述第二SAR ADC的输出连接的输入和与所述第一SAR ADC的输入连接的输出，其中所述第六开关在所述第三阶段期间闭合。

10.一种采样输入信号的方法，包括：

从所述输入信号中减去Δ-Σ调制器中的回路的反馈以生成差信号；

在所述回路的一部分中处理所述差信号以生成经处理的信号；以及

经由将第一逐次逼近寄存器(SAR)模数转换器(ADC)和第二SAR ADC选择性地包含到所述回路中来交替地采样所述经处理的信号。

11.根据权利要求10所述的方法，其中所述第一SAR ADC和所述第二SAR ADC中的每一个具有所述Δ-Σ调制器的完整时钟周期用以收敛。

12.根据权利要求10所述的方法，其中所述处理包括：

交替地基于所述第一SAR ADC的输出和所述第二SAR ADC的输出来生成额外回路延迟(ELD)信号；以及

从所述回路中的回路信号中减去所述ELD信号以生成所述经处理的信号。