[实用新型]一种基于FPGA的模拟位同步时钟信号传输及提取电路系统

权利要求书

1.一种基于FPGA的模拟位同步时钟信号传输及提取电路系统，包括CLK时钟信号，其特征在于，还包括m序列信号产生系统，模拟信道传输系统，位同步时钟提取系统；所述m序列信号产生系统接CLK时钟信号，所述m序列信号产生系统、模拟信道传输系统和位同步时钟提取系统依次连接。

2.如权利要求1所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统，其特征在于，所述m序列信号产生系统包括串联连接的FPGA和逻辑门电路。

3.如权利要求2所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统，其特征在于，所述FPGA输入IO端口连接CLK时钟信号，进行m序列加密，输出m序列同步时钟信号至输出IO端口，与所述逻辑门电路输入端连接。

4.如权利要求2所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统，其特征在于，所述逻辑门电路选用74HC00与非门芯片制作成具有2个非门效果的逻辑门电路，将m序列位同步时钟信号电平转换为TTL电平，用作传输的模拟数字信号。

5.如权利要求1所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统，其特征在于，所述的模拟信道传输系统包括串联连接的无限增益二阶有源低通滤波电路及衰减电路。

6.如权利要求5所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统，其特征在于，所述无限增益二阶有源低通滤波电路选用低噪高速高压摆率运放THS4011制作，为切比雪夫型滤波器，反相输入，设计-3dB点300KHz；用于模拟信号在信道传递过程中高频成分的损失。

7.如权利要求5所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统，其特征在于，所述衰减电路包括反向跟随器和电阻分压电路；所述反向跟随器选用低噪高速高压摆率运放THS4011制作，反相输入，增益为1，用于将经过无限增益二阶有源低通滤波电路的反相信号变为与原信号同相的信号；所述电阻分压电路包括1kΩ和49kΩ电阻串联，设计衰减倍数50倍，用于模拟信号在信道中的衰减，将输入Vpp约为5V的m序列位同步时钟信号衰减至Vpp约为0.1V的基带信号。

8.如权利要求1所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统，其特征在于，所述位同步时钟提取系统包括串联连接的放大整形电路和FPGA。

9.如权利要求8所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统，其特征在于，所述放大整形电路包括放大电路串联RC高通滤波电路串联过零比较电路；所述放大电路选用高精度低噪声运放OPA228搭建，同相输入，设计放大倍数20倍，用于将输入Vpp约为0.1V的基带信号放大至Vpp约为2V；所述的RC高通滤波电路采用一阶RC高通滤波器形式，用于滤除放大后信号中存在的直流成分；所述过零比较电路选用TLV3501高速比较器，同相输入，过零比较，前后各串联一个1kΩ电阻稳定波形；用于输出将基带信号还原后的m列位同步时钟信号。

10.如权利要求8所述的基于FPGA的模拟位同步时钟信号传输及提取电路系统，其特征在于，所述FPGA连接有液晶屏，所述FPGA中的数控程序通过脉冲计数法测频得到位同步时钟频率，再通过上升沿触发锁相法对信号锁相，输出提取的位同步时钟信号，同时FPGA将所测位同步时钟频率显示在与其相连的液晶屏上。