[发明专利]用于表征通信链路性能的方法以及接收机

说明书

公开了用于表征通信链路性能的方法以及接收机。一种适用FEC的说明性通信链路性能分析器方法和模块。在至少一些实施例中，用于表征通信链路性能的方法包括：（A）跨物理通信链路传输预定的比特流以产生接收信号；（B）利用接收机从所述接收信号中导出所接收的比特流，所述接收机包括嵌入的调试模块，所述调试模块具有：（1）比特计数器，将所接收的比特流分割为码元和帧；（2）误差计数器，确定每一个帧的码元误差计数；以及（3）聚合器，从码元误差计数中获取至少一个与性能相关的统计；以及（C）基于所述至少一个与性能相关的统计来生成性能测量；以及（D）显示所述性能测量的可视表示。

相关申请的交叉引用

本申请要求2015年12月1日提交的、发明人为Junqing Sun和Haoli Qian、名称为“Communications Link Performance Analyzer that Accommodates Forward ErrorCorrectoin(适用前向纠错的通信链路性能分析器)”的美国临时申请No. 62/261,648的优先权，此申请在此通过引用整体并入本文。

背景技术

随着数字数据处理技术继续改善，对更高数据传输率的需求也继续增加。例如，IEEE 25千兆比特以太网标准IEEE 802.3by提供高于25千兆比特/秒的单-通道比特率。由于物理介质和硅基收发机电路的性能限制，实现此类高数据率是非常具有挑战性的。这一挑战导致了专用目的、高速串行器和解串行器 (“SerDes”)集成电路(“IC”)模块的发展，所述专用目的、高速串行器和解串行器集成电路模块将并行的、片上比特流转换为多个千兆比特/秒的串行比特流以用于片外通信，并且再次返回到接收端。此类SerDes模块可用于合并到联网和接口设备制造商的IC设计中。

由于干扰，高速率串行比特流信号相比典型的目标值(例如，10^-12)可能遭受相对高的比特误差率(例如，10^-5)。前向纠错(FEC)提供了能够实现目标误差率的许多代码以及编码技术，但是SerDes模块的制造者典型地不能够为此类模块的用户指定编码要求。此外，他们可能在他们指定物理通信链路的最小性能特性的能力方面受限。这一情况以及用于链路和FEC代码的大量配置参数一起可能使得SerDes模块的潜在用户难以判断它们的合适性。

发明内容

上述问题至少部分地通过所公开的适用FEC的通信链路性能分析器方法和模块得以解决。在至少一些实施例中，用于表征通信链路性能的方法包括：

(A)跨物理通信链路传输预定的比特流以产生接收信号；(B)利用接收机从所述接收信号中导出所接收的比特流，所述接收机包括嵌入的调试模块，所述调试模块具有：(1)比特计数器，将所接收的比特流分割为码元和帧；(2) 误差计数器，确定每一个帧的码元误差计数；以及(3)聚合器，从所述码元误差计数中获取至少一个与性能相关的统计；以及(C)基于所述至少一个与性能相关的统计来生成性能测量。

一种说明性接收机实施例可能包括：(A)接收链，从接收信号导出所接收的比特流；(B)调试模块，所述调试模块具有：(1)比较器，将所接收的比特流与预定的比特流比较以提供误差比特流；(2)门，将来自所述误差比特流的所选择的比特传到码元误差检测器；(3)码元误差计数器，耦合到所述码元误差检测器以确定每一个帧的码元误差计数；(4)聚合器，耦合到所述码元误差计数器以从所述码元误差计数中获得至少一个与性能相关的统计；以及(5)比特计数器，利用比特选择信号、码元时钟信号和帧时钟信号中的一个或多个来驱动所述门、所述码元误差检测器、所述码元误差计数器和所述聚合器；以及(C)接口，将所述至少一个与性能相关的统计提供给系统，以便基于所述至少一个与性能相关的统计来显示性能测量。