[发明专利]一种测试向量的生成方法及装置

说明书

本发明实施例公开了一种测试向量的生成方法及装置，该方法包括：获取待测芯片对应的全部时钟域；将全部时钟域划分到多个目标集合中；其中，各个目标集合中的任意两个时钟域之间均不存在交互关系且至少一个目标集合包括不同时钟域类型的时钟域；根据各个目标集合生成所述待测芯片的各个测试向量。

技术领域

本发明涉及芯片测试技术，尤其涉及一种测试向量的生成方法及装置。

背景技术

芯片的可测性设计(Design for Testability，DFT)是芯片设计中的重要环节，通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑，可以使芯片容易测试，节省芯片测试成本。其中DFT主要包括：低速测试和高速测试。具体地，可以利用主流相关电子设计自动化(Electronic Design Automation，EDA)工具产生对应的测试向量进行芯片测试。随着芯片市场的竞争日益激烈，为了缩短芯片留片到回片的周期，一方面，需要缩短测试向量的产生时间；另一方面，需要在保证测试覆盖率的前提下尽量减少测试向量数目，从而降低在对大规模批量生产的芯片进行DFT向量的测试时产生的时间成本。

大规模的芯片时钟结构较为复杂，不同的时钟域之间可能存在交互路径，这些路径可能是真实路径，也可能是虚假路径；而且有些时钟域之间也存在没有交互路径的情况。对于存在虚假路径或者不存在交互路径的时钟域，如果时序分析文件对上述虚假路径或者无交互路径的时钟域关系定义明确，则可以按照时序分析文件完成时序修复，这样就会大大减少芯片时序修复的工作量。

目前，基于测试向量的测试方法是芯片测试技术中最常用的测试方法，现有的测试向量的生成方法主要包括以下两种方法：

第一、根据一个时钟域生成一个测试向量。具体地，针对一个时钟域生成一个测试向量，同时关闭其他时钟域，这样可以有效地保证芯片的测试质量；第二、根据多个时钟域生成一个测试向量。具体地，先将多个时钟域划分到同一个时钟域类型中，然后根据同一时钟域类型中的多个时钟域生成一个测试向量。

在实现本发明的过程中，发明人发现现有技术中至少存在如下问题：

在现有第一种测试向量的生成方法中，由于针对一个时钟域生成一个测试向量，这样就会延长生成测试向量所需要的时间，严重降低了测试向量的生成效率；在现有第二种测试向量的生成方法中，将多个时钟域划分到同一时钟域类型中，然后根据同一时钟域类型中的多个时钟域生成一个测试向量，因此采用现有第二种测试向量的生成方法生成的测试向量数目较多，也会降低测试向量的生成效率。

发明内容

为解决现有存在的技术问题，本发明实施例期望提供一种测试向量的生成方法及装置，不仅可以有效地保证生成测试向量的准确性，而且还可以有效地提高生成测试向量的及时性。

为达到上述目的，本发明实施例的技术方案是这样实现的：

本发明实施例提供了一种测试向量的生成方法，所述方法包括：

获取待测芯片对应的全部时钟域；

将全部时钟域划分到多个目标集合中；其中，各个目标集合中的任意两个时钟域之间均不存在交互关系且至少一个目标集合包括不同时钟域类型的时钟域；

根据各个目标集合生成所述待测芯片的各个测试向量。

在上述实施例中，所述将全部时钟域划分到多个目标集合中，包括：

确定各个时钟域对应的时钟域集合；其中，各个时钟域与自身对应的时钟域集合中的全部时钟域均存在交互关系；

根据各个时钟域对应的时钟域集合将全部时钟域划分到多个目标集合中。

在上述实施例中，所述根据各个时钟域对应的时钟域集合将全部时钟域划分到多个目标集合中，包括：