[发明专利]面板中栅极驱动电路以及使用其的显示装置

权利要求书

1.一种面板中栅极GIP驱动电路，该GIP驱动电路包括：

多个级，所述多个级顺序地接收相位延迟的时钟并且顺序地生成输出，

其中，第n级包括：

第一开关，该第一开关从第n-1级接收进位信号并且当所述进位信号具有高电压时将QB节点控制为低电压，并且将Q节点控制为高电压；

第二开关，该第二开关从第n+1级接收进位信号并且当所述进位信号具有高电压时将所述QB节点控制为高电压，并且将所述Q节点控制为低电压；

多个反相器，所述多个反相器连接在所述Q节点和所述QB节点之间并且构成锁存器；以及

缓冲器，该缓冲器当所述Q节点的电压为高电压时输出第n级的所述相位延迟的时钟作为输出电压，并且当所述QB节点的电压为高电压时输出低电压作为输出电压，

其中n为正整数。

2.根据权利要求1所述的GIP驱动电路，其中，所述锁存器包括通过闭环形状的反馈电路连接的第一反相器和第二反相器。

3.根据权利要求2所述的GIP驱动电路，其中，所述第一反相器包括：

第一NMOS晶体管，该第一NMOS晶体管包括连接至所述Q节点的栅极、连接至所述QB节点的漏极以及连接至低电压电力线的源极；以及

第一PMOS晶体管，该第一PMOS晶体管包括连接至所述Q节点的栅极、连接至所述QB节点的漏极以及连接至高电压电力线的源极。

4.根据权利要求2所述的GIP驱动电路，其中，所述第二反相器包括：

第二NMOS晶体管，该第二NMOS晶体管包括连接至所述QB节点的栅极、连接至所述Q节点的漏极以及连接至低电压电力线的源极；以及

第二PMOS晶体管，该第二PMOS晶体管包括连接至所述QB节点的栅极、连接至所述Q节点的漏极以及连接至高电压电力线的源极。

5.根据权利要求1所述的GIP驱动电路，其中，所述缓冲器包括：

上拉晶体管，该上拉晶体管响应于所述Q节点的电压将所述相位延迟的时钟供应给输出端子以使所述输出电压增大；以及

下拉晶体管，该下拉晶体管响应于所述QB节点的电压将所述低电压供应给所述输出端子以使所述输出电压减小。

6.根据权利要求5所述的GIP驱动电路，其中，所述上拉晶体管是传输门。

7.根据权利要求6所述的GIP驱动电路，其中，所述传输门包括：

第三PMOS晶体管，该第三PMOS晶体管包括连接至所述QB节点的栅极、连接至所述输出端子的漏极以及被输入所述相位延迟的时钟的源极；以及

第三NMOS晶体管，该第三NMOS晶体管包括连接至所述Q节点的栅极、连接至所述输出端子的源极以及被输入所述相位延迟的时钟的漏极。

8.根据权利要求5所述的GIP驱动电路，其中，所述下拉晶体管是第四NMOS晶体管，该第四NMOS晶体管包括连接至所述QB节点的栅极、连接至所述输出端子的漏极以及连接至低电压电力线的源极。

9.根据权利要求1所述的GIP驱动电路，其中，所述第一开关是第五NMOS晶体管，该第五NMOS晶体管包括连接至来自所述第n-1级的进位信号传输线的栅极、连接至所述QB节点的漏极以及连接至低电压电力线的源极。

10.根据权利要求1所述的GIP驱动电路，其中，所述第二开关是第六NMOS晶体管，该第六NMOS晶体管包括连接至来自所述第n+1级的进位信号传输线的栅极、连接至所述Q节点的漏极以及连接至低电压电力线的源极。

11.一种显示装置，该显示装置包括根据权利要求1-10中的任一项所述的GIP驱动电路。