[发明专利]一种用于32天线多模射频一致性测试的FPGA+DSP硬件架构

权利要求书

1.一种用于32天线多模射频一致性测试的FPGA+DSP硬件架构，其特征在于，包括独立32路射频发射通道、独立32路射频接收通道、全数字集成64路中频模块、并行32天线基带处理模块、物理层模块、高层协议栈模块和独立64路高纯合成本振模块，独立64路高纯合成本振模块为独立32路射频发射通道和独立32路射频接收通道提供本振信号；

独立32路射频发射通道和独立32路射频接收通道共同实现高频段的射频信号与低频段中频输入信号和射频IQ直接与调制中频模块输出信号间的相互转换；

全数字集成64路中频模块包括8片FPAG，上述独立32路射频发射通道和独立32路射频接收通道，以每4路射频发射和4路射频接收为一组数据收发处理通道连接至1片FPGA，由8片FPGA构成全数字并行中频处理，其中接收部分为数据接收预处理，发送部分为数据发送后处理；

并行32天线基带处理模块通过高速串行接口采用点对点SRIO协议把8片FPGA构成的全数字集成64路中频模块与8片DSP构成的物理层硬件处理模块进行互联，同时8片DSP作为外设通过总线与1片CPU构成的高层协议栈模块进行互联；

物理层模块是基于DSP实现多模基带信号的物理层调制/解调、编码/解码并行32天线信息处理；

高层协议栈模块是基于CPU实现多模基带信号的高层协议栈的成员载波调度、无线资源管理多模协议处理。

2.如权利要求1所述的一种用于32天线多模射频一致性测试的FPGA+DSP硬件架构，其特征在于，独立32路射频发射通道/独立32路射频接收通道上设有32个天线端口，最高可以支持32组3D天线阵列，天线端口连接环形器，每个环形器的另一端同时连接射频发射通道和射频接收通道，其中射频发射部分：每一路均由120dB全数字可编程衰减器、多波段低插损模拟带通滤波器组、低失真功放和宽带模拟IQ调制器构成；射频接收部分：每一路均由60dB全数字可编程衰减器、多波段带通预选滤波器组、低噪声前置放大器、射频混频器和中频低插损带通滤波器构成；以上两部分共同实现了高频段400MHz～6000MHz的射频信号与153.6MHz的低频段中频载波中频模块输入信号和射频IQ直接调制中频模块输出信号间的相互转换；

其中，独立32路射频发射通道中的宽带模拟IQ调制器接收FPGA输出的信号并与本振射频信号混合，混合后的信号依次经过低失真功放、波段低插损模拟带通滤波器组和120dB全数字可编程衰减器；

独立32路射频接收通道通过天线接口接收输入信号，输入信号依次经过环形器、60dB全数字可编程衰减器、多波段带通预选滤波器组、低噪声前置放大器、射频混频器和中频低插损带通滤波器。

3.如权利要求1所述的一种用于32天线多模射频一致性测试的FPGA+DSP硬件架构，其特征在于，FPGA处理包括射频接收部分的“供时基免混频DDC”、“LTE-Advanced Pro多模基带信号多速率抽取”和射频发射部分的“LTE-Advanced Pro多模基带信号多速率插值”，此外，中频发射部分信号处理还包括模拟基带IQ直接调制。

4.如权利要求1所述的一种用于32天线多模射频一致性测试的FPGA+DSP硬件架构，其特征在于，32个天线端口分别为RF1～RF32。

5.如权利要求1所述的一种用于32天线多模射频一致性测试的FPGA+DSP硬件架构，其特征在于，FPGA采用XC6VSX315T。

6.如权利要求1所述的一种用于32天线多模射频一致性测试的FPGA+DSP硬件架构，其特征在于，DSP采用TMS32OTCI6614。

7.如权利要求1所述的一种用于32天线多模射频一致性测试的FPGA+DSP硬件架构，其特征在于，CPU采用XLS416XD0800。

8.如权利要求1所述的一种用于32天线多模射频一致性测试的FPGA+DSP硬件架构，其特征在于，还包括主控模块、显示模块以及开关电源模块。