[发明专利]一种用于并发读取多个存储单元的地址合并处理电路

权利要求书

1.一种用于并发读取多个存储单元的地址合并处理电路，其特征在于，包括：

冲突检测和控制调度单元(1)、地址收集合并单元(2)、地址Crossbar(4)、数据缓存(3)和数据Crossbar(5)；

冲突检测和控制调度单元(1)，该单元对外部送来的同一周期多个地址进行监测，判断是否有冲突发生；如果有，产生控制指令并将所有地址信息以及所述控制指令发送给地址收集合并单元(2)；此外冲突检测和控制调度单元(1)还将数据缓存(3)发送的写回请求发送给外部进行仲裁，将仲裁结果返回给数据缓存(3)；

地址收集合并单元(2)，将冲突检测和控制调度单元(1)发送的同一周期的地址根据指令进行缓存、合并，并记录合并结果，产生访问请求发送给地址Crossbar(4)；地址收集合并单元(2)还负责将合并结果发送给数据Crossbar(5)；将所有缓存、合并后的地址发送给地址Crossbar(4)；

地址Crossbar(4)，将所有缓存、合并后的地址发送到外部存储；

数据Crossbar(5)，根据地址收集合并单元(2)发送的合并结果将外部存储返回的数据发送给数据缓存(3)；

数据缓存(3)，将数据Crossbar(5)返回的数据进行缓存，并向冲突检测和控制调度单元(1)发送写回请求，接收冲突检测和控制调度单元(1)的仲裁结果，如果仲裁通过，将返回数据发送给外部，否则一直等待。

2.如权利要求1所述的一种用于并发读取多个存储单元的地址合并处理电路，其特征在于，所述外部存储包括：Local SRAM、Cache。