[发明专利]一种PCIE验证方法

说明书

本发明涉及一种基于UVM验证方法学的PCIE验证方法，其特征在于采用验证方法学UVM和系统级硬件描述语言，利用高级可扩展接口总线行为模型构建验证环境平台，对PCIE模块实施功能验证，所述验证环境平台包括：测试用例、序列产生器、AXI驱动模块、PIPE驱动模块、AXI监测模块、PIPE监测模块、PCIE参考模型、记分板和功能覆盖率模块。本发明运行UVM验证方法学，能够实现一个层次化的验证结构，可以较简单的移植并验证不同配置的PCIE，并且通过约束产生随机数据包激励，可以实现遍历所有指令以及地址，另外功能覆盖率模型能够收集并监测覆盖率。

技术领域

本发明涉及一种基于UVM验证方法学的PCIE验证方法。

背景技术

芯片设计和验证技术的快速发展使得模块的功能验证的要求越来越高，在短时间内完成模块功能验证，保证逻辑功能正确，对验证环境的完备性，自动化和重用性上有着很高的要求。

PCIE是一种最新最流行的总线和接口标准，其主要优势是传输速率极高，以及多路高速串行传输带来的高带宽。PCIE的功能正确性是至关重要的，尤其每款重新设计或者设计改动的PCIE都需要经过大量的回归测试，甚至多次流片才能够真正使用到项目中。因此PCIE的验证通常需要大量时间和人力投入。

以往在验证PCIE模块的过程中，重新生成各种不同的PCIE数据包不但很麻烦，而且临时的编写很容易出现错误，因为通过验证平台来验证PCIE模块的效率很低，且无法重用。

发明内容

本发明的目的在于克服上述不足，提供一种基于UVM验证方法学的PCIE验证方法，能够搭建一个可移植、重用、扩展，且完全自动检查的具有层次化结构的PCIE验证平台。

本发明的目的是这样实现的：一种基于UVM验证方法学的PCIE验证方法，它通过系统级硬件描述语言SystemVerilog来搭建一个基于UVM验证方法学的可移植，重用，扩展，完全自动检查，具有层次化结构的PCIE验证平台。

所述方法采用验证方法学UVM和系统级硬件描述语言(SystemVerilog)，利用AXI总线行为模型构建验证环境平台，对PCIE模块实施功能验证。

所述功能验证是指随机化自动产生对PCIE模块的随机激励，自动化的判断响应结果，以及自动化的统计功能覆盖率。

所述实施功能验证是指，可约束的PCIE数据包的产生，分类发送PCIE数据包，自动完成数据响应。

所述验证方法中的验证环境平台采用系统级硬件描述语言SystemVerilog完成，所述验证环境平台包括：

1)测试用例完成随机化序列的定义，不同的测试用例使用不同的序列，用于验证PCIE的不同功能；

2)序列产生器，完成随机化数据包的定义；包括事务层数据包的事务类型、接收者地址、顺序属性、缓存一致性属性、流量类别、传送事务包的数据及其大小；包括数据链路层数据包的类型及其数据，以及不同有序集的类型和错误包的类型；在约束完数据的具体特征之后，由自动生成数据包函数自动生成数据包；定序器的功能是组织管理序列产生器，当驱动器要求数据时，定序器把序列产生器生成的事务转发给驱动器；

3)AXI驱动模块与AXI定序器相连接，将接收到的数据包，转换成AXI接口上实际的信号激励，这里的AXI驱动模块为总线行为模型；

4)PCIE驱动模块与PCIE定序器相连接，将接收到的数据包，转换成PIPE接口上的实际信号激励；

5)通过驱动模块的监视器从待验证的PCIE模块的接口上接收数据，并且把接收到的数据转化成数据包级别，并发送给PCIE参考模型。参考模型采用SystemVerilog编写；