[发明专利]一种FPGA芯片中查找表的检测电路及检测方法

说明书

本发明提供一种FPGA芯片中查找表的检测电路及检测方法，所述FPGA芯片包括N个可配置逻辑块，每个所述可配置逻辑块包含两个切片，两个切片中均具有M个查找表，其中一个切片为被测电路，另一个切片为检测电路，所述检测电路包括：控制信号电路，发送控制信号；多个选择器，接收所述控制信号，连接被测电路中平级的查找表，或者连接SR_IN端口或上一级的触发器；时钟信号电路，发送时钟信号；以及多个所述触发器，接收所述时钟信号，所述触发器与检测电路中平级的选择器连接，且最下级的触发器与SR_OUT端口连接。本发明具有运行速度快、时序收敛、测试结果稳定可靠等优点。

技术领域

本发明涉及集成电路芯片测试领域，更具体地，涉及SRAM型FPGA芯片中查找表的检测电路及检测方法。

背景技术

FPGA(Field－Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

Xilinx 7系列FPGA包括Artix-7、Kentix-7与Virtex-7三个子类，三类器件的可配置逻辑块(CLB)结构相同，如图1所示。每个CLB由2个切片组成，每个切片具有唯一的物理位置编号(如X0Y0，X2Y1)。

查找表(Look Up Table，LUT)是切片中实现可编程组合逻辑的功能模块，如图2所示，7系列FPGA中的查找表采用LUT6结构，共有6个输入端口(I0～I5)和2个输出端口(O5、O6)，每个查找表由2个LUT5和一个2输入MUX(Multiplexer，多路选择器)组合而成的，每个LUT5聚源5个输入端口(I0～I4)和1个输出端口(O5或O6)。

现有关于LUT的测试方法及优缺点如下：

BIST方法

该方法的思路是将FPGA内部资源分为两部分，一部分作为被测电路(CUT)，另一部分作为测试辅助电路。测试辅助电路主要包括测试图形发生器和结果比较器两部分，用来测试被测电路的功能。该方法的优点在于外部接口简单，缺点则在于为了便于建立BIST结构并减少配置次数，通常会牺牲一部分测试覆盖性。

透明模块链方法

该方法的思路是将FPGA内一定数量位置相邻的LUT组成一个透明传输模块(输出端口与输入端口的数量与逻辑状态相同)，并将一定数量的透明传输模块首位衔接串联成链进行测试。该方法的优点在于设计实现上比较简便，不需要编写复杂的物理约束代码；缺点则在于无法对检测到的故障进行精确的物理定位与分析。

此外，还有一些测试方法是从应用级别考虑的，大体思路都是基于FPGA内部其他资源建立测试辅助电路及互联结构，配合外部激励信号对LUT或其他资源进行特定功能的测试，这些方法一般都不考虑故障覆盖性。

最后，现有测试方法针对的被测对象一般都是传统的LUT4单元，因此测试结构大多是依据Virtex、Virtex-2及Virtex-4等型号FPGA的CLB架构建立的，缺少对于LUT6，特别是7系列FPGA的CLB中LUT6测试方法的研究。

发明内容

本发明提供一种克服上述问题或者至少部分地解决上述问题的FPGA芯片中查找表的检测电路及检测方法。

根据本发明的一个方面，提供一种FPGA芯片中查找表的检测电路，所述FPGA芯片包括N个可配置逻辑块，每个所述可配置逻辑块包含两个切片，两个切片中均具有M个查找表，其中一个切片为被测电路，与LUT_IN端口连接，另一个切片为检测电路，所述检测电路包括：

控制信号电路，发送控制信号；

多个选择器，接收所述控制信号，所述选择器与被测电路中的查找表的个数对应，所述选择器基于所述控制信号，连接被测电路中平级的查找表，或者连接SR_IN端口或上一级的触发器；