[发明专利]跨距参考预取器、处理器和将数据预取到处理器的方法

说明书

本发明涉及一种跨距参考预取器、处理器和将数据预取到处理器的方法。处理器包括：高速缓冲存储器、处理逻辑、访问逻辑、跨距掩码逻辑、计数逻辑、仲裁逻辑和预取器。处理逻辑提交用以访问存储页的高速缓存行的加载请求。访问逻辑更新针对存储页的访问向量，其中访问逻辑确定连续加载请求之间的最小跨距值。跨距掩码逻辑基于最小跨距值来提供掩码向量。计数逻辑将掩码向量与访问向量相结合以提供访问计数。在访问计数达到预定计数阈值的情况下，仲裁逻辑触发预取操作。预取器使用通过将最小跨距值与加载请求中的最后一个加载请求的地址相结合所确定的预取地址来进行预取操作。可以确定跨距的方向，并且描述了稳定模式。

技术领域

本发明通常涉及将信息预取到高速缓冲存储器中，并且更特别地涉及确定连续加载访问之间的最小跨距值和跨距方向以识别至少一个预取地址的跨距参考预取器。

背景技术

存储器访问延迟是降低处理性能和效率的重要原因。处理电路经常经由多层电路和关联的访问协议与主存储器分开。例如，处理器可以连接至存储该处理器所需的信息(诸如计算机系统要处理的指令和数据和其它信息等)的外部系统存储器。由于信息经常必须跨多级电路(诸如总线接口单元和/或存储器控制器等)、并且外部装置经常按照较慢的系统时钟进行工作，因此向外部系统存储器的访问可能相对较慢。处理器通常包括用于本地存储从外部系统存储器所撷取到的信息以供该处理器内的处理电路进行更快访问的至少一级高速缓冲存储器。由于高速缓存器从物理上更近、具有更少的中间电路级、并且经常按更快的时钟速度进行工作，因此向内部高速缓存器的访问快得多。

预取是预先从主存储器撷取信息块并将该信息块存储到本地高速缓存器中、以在需要时供处理电路进行更快地访问的常用技术。尽管高速缓冲存储器可能明显变快，但仅在高速缓存器及时地撷取到处理电路随后所请求的信息的情况下，性能和效率才有所提高。未能撷取到目标信息或者撷取到过多的错误信息的预取算法可能不会明显提高、并且甚至可能会降低整体性能和效率。

发明内容

根据一个实施例的一种用于处理器的跨距参考预取器，包括访问逻辑、跨距掩码逻辑、计数逻辑、仲裁逻辑和预取单元。所述访问逻辑检测向存储页的高速缓存行的连续加载请求，确定所述连续加载请求中的各加载请求之间的跨距值并确定最小跨距值，并且更新用于对所述存储页中的已被访问的各高速缓存行进行标识的访问历史向量。所述跨距掩码逻辑基于所述最小跨距值来提供跨距掩码向量。所述计数逻辑利用所述跨距掩码向量来过滤所述访问历史向量，以确定正访问计数和负访问计数。所述仲裁逻辑在所述正访问计数和所述负访问计数中的任一个满足触发阈值的情况下触发预取操作。所述仲裁逻辑还基于所述正访问计数和所述负访问计数的相对大小来指示存储器访问的方向。所述预取单元在被所述仲裁逻辑触发的情况下使用预取地址来进行所述预取操作。所述预取单元通过在所述仲裁逻辑所指示的方向上将加载请求地址与所述最小跨距值相结合来确定所述预取地址。

根据一个实施例的一种处理器，包括高速缓冲存储器、处理逻辑、访问逻辑、跨距掩码逻辑、计数逻辑、仲裁逻辑和预取器。所述处理逻辑提交用以访问存储页的高速缓存行的多个加载请求。所述访问逻辑接收所述加载请求，并且更新针对所述存储页的访问向量，其中所述访问逻辑确定连续加载请求之间的最小跨距值。所述跨距掩码逻辑基于所述最小跨距值来提供掩码向量。所述计数逻辑将所述掩码向量与所述访问向量相结合以提供访问计数。所述仲裁逻辑在所述访问计数达到预定计数阈值的情况下触发预取操作。所述预取器使用通过将所述最小跨距值与所述多个加载请求中的最后一个加载请求的地址相结合所确定的预取地址来进行所述预取操作。