[发明专利]一种松耦合结构的并行多核全系统模拟器

说明书

技术领域

本发明属于计算机技术领域，具体涉及一种并行多核处理器的全系统模拟器。

背景技术

随着多核技术的不断发展，微处理器结构变得越来越复杂，开发成本越来越高，开发周期也越来越长。如何验证设计的有效性，对提高设计的效率和成功率起着至关重要的作用，模拟便是为了达到这一目的而广泛使用的技术。模拟器在处理器设计或体系结构研究中的作用也变得不可或缺。一方面，硬件设计者可以对模拟器进行扩展，从而对未来的处理器进行设计和验证。同时，设计者也可以使用模拟器来测试处理器各个功能部件在不同配置下运行各种测试程序的结果，并基于对结果的分析确定每个功能部件对处理器整体性能的影响程度，从而深入理解处理器的行为，进而改进处理器的设计，提高性能。另一方面，软件开发者也可以在硬件投产前，基于模拟器平台为对应硬件平台开发各种软件产品，加速软硬件产品的市场化进程。

软件模拟技术通过软件程序来模拟处理器系统部分或全部的功能，并给出各种所需模拟结果。具体说来，软件模拟技术不但可以准确地模拟硬件的各种功能和行为，还可以灵活的修改被模拟目标架构的结构、组件以及行为。同时，由于软件易于扩展，也可以有效克服硬件验证灵活性差、应用面窄、开发周期长等缺点。由于这些特征，软件模拟技术作为一种至关重要的手段，已广泛应用于处理器设计和体系结构研究的方方面面。

目前，主流体系结构模拟器主要包括功能模拟模型和时序模拟模型两部分。功能模拟模型一般只完成处理器硬件的各种功能模拟，而不模拟处理器各个组成部分的微体系结构特征。因此，功能模拟模型只能用来测试程序在一个平台上执行结果的正确性，而不能给出性能和时序行为数据，因此无法进行深入分析，也没办法进行不同处理器设计的比较。时序模拟模型则能根据实际需要，模拟处理器整体或者部分功能单元在每个时钟周期内的微体系结构的各种行为和反应，包括流水线、功能单元和存储结构等。时序模拟模型不仅可以确认结果的正确性，还可以获得程序执行过程中处理器的各种性能指标，因此在相关研究和设计中有着更广泛的应用。

由于模拟器的重要性和多核结构的普及，各种功能更全的功能模拟模型不断涌现，如Simics，QEMU，COREMU；而各种更加精确和快速的新型时序模拟模型也不断涌现，如GEMS，MPTLSim，RAMP GOLD。目前主流多核模拟器通常采用紧耦合设计，即功能模拟和时序模拟需要在每个时钟周期都进行交互。一方面，这样的设计增加了模拟器扩展的难度：给模拟器增添新的功能或者时序模拟模型通常需要几个人年的时间，如研究人员花费了数年的时间整合M5和GEMS模拟器(gem5)，而扩展PTLSim使之支持QEMU也用去了数年的时间（MARSS）。另一方面，紧耦合设计中过多的交互也引入了许多额外的开销，不仅降低了多核模拟器的性能，也阻碍了模拟器功能模拟和时序模拟有效并行的可能。

发明内容

本发明的目的在于提供一种执行力度强、模拟性能好，并具有扩展功能的并行多核处理器的全系统模拟器。

本发明提供的并行多核处理器的全系统模拟器，是一种软件实现的模拟系统。具体而言，本发明在逻辑上把功能模拟模型和时序模拟模型分开，采用完全松耦合的设计架构：功能模拟模型只负责功能模拟部分，时序模拟模型只负责模拟器的时序部分。模拟指令时，模拟器采用功能优先的结构，功能模拟模型先于时序模拟模型执行，为时序模拟模型提供相关的信息；模拟器的功能模拟和时序模拟模块通过体系结构无关的通用接口进行交互。为了保证模拟器的精确性，本发明设计了差异检测和调节模块，负责检测功能模拟和时序模拟模块之间行为的差异。当检测到差异时，该模块再根据引起差异的具体原因进行调节。

本发明提供的并行多核处理器的全系统模拟器，其框架结构可分为4个主要部分：功能模拟模块、时序模拟模块、通用接口、差异检测和调节模块。其中：

（1）功能模拟模块，实现特定的功能模拟模型，主要负责执行指令和收集应用程序和操作系统的执行信息，并将指令分解成时序模拟所需的体系结构无关的指令流和数据流信息，写入到功能模拟模块和时序模拟模块中间的通用接口，从而传送给时序模拟模块；

（2）时序模拟模块，实现特定的时序模拟模型，负责从通用接口中取得指令的接口信息，对指令进行时序模拟，并更新体系结构的状态信息；

（3）通用接口，该模块里面包含一个指令缓冲区和一个内存访问表（Memory Access Table, MAT）结构。指令缓冲区主要负责存放功能模拟模型传递的指令流信息，MAT则主要负责存储内存访问的数据流信息；