[发明专利]低功耗CMOS缓冲电路

说明书

一种CMOS缓冲电路包括第一支电路与第二支电路。第一支电路具有串联在供电电压与地之间的第一、第二晶体管。第二支电路具有串联在供电电压与地之间的第三、第四晶体管。第一、第二晶体管的栅极接收输入信号。第三、第四晶体管的栅极连接到第一、第二晶体管的漏极之间的第一节点。第三、第四晶体管的漏极之间的第二节点提供输出信号。第一、第四晶体管具有第一类型的导电沟道，第二、第三晶体管具有不同于第一类型的第二类型的导电沟道。在一种实施方式中，第一、第四晶体管为高阈值电压晶体管，第二、第三晶体管为低阈值电压晶体管。

技术领域

本发明涉及一种CMOS缓冲电路。具体地，本发明涉及一种用于高扇出缓冲树的低功耗CMOS缓冲电路。

背景技术

CMOS缓冲器通常包括至少一个CMOS反相器。在超深亚微米(Very Deep Sub-Micron)技术中，静态功耗(泄漏)成为CMOS器件，例如片上系统SoC，的一个重要问题。使用具有高阈值电压(VT)的单元可以有效地减少泄漏，因而高VT单元得以广泛使用。然而，与高VT单元相关的问题包括：较大的单元尺寸、更高的动态功耗、更长的单元延迟等等。高扇出缓冲树，例如时钟树、设置/重置树、以及与扫描有关的树，占据总硅面积的大部分，并且具有较高功耗。

从而，有必要提供一种低泄漏的缓冲单元，其具有较小尺寸和较低功耗。

发明内容

在一种实施方式中，本发明提供一种CMOS缓冲电路，其包括第一支电路。第一支电路包括具有第一类型的导电沟道的第一晶体管以及具有不同于第一类型的第二类型的导电沟道的第二晶体管。第一晶体管与第二晶体管的栅极耦接以接收输入信号，第一晶体管具有低于第二晶体管的阈值电压。

各实施方式具有高VT单元的优势(低泄漏)，并具有低VT单元的低单元延迟、小尺寸以低动态功耗，在高扇出缓冲树中尤为有用。

附图说明

以下将结合附图对于本发明的实施方式进行进一步描述，其中：

图1为一种示例性系统的框图，其包括根据本发明的CMOS缓冲电路；

图2是根据第一实施方式的CMOS缓冲电路的电路示图，其中第一晶体管比第二晶体管具有更高的VT；

图3是根据第二实施方式的CMOS缓冲电路的电路示图，其中第四晶体管比第三晶体管具有更高的VT；

图4为根据本发明第三实施方式的CMOS缓冲电路的电路示图；以及

图5是根据本发明第四实施方式的CMOS缓冲电路的电路示图。

具体实施方式

现在转向图1，其示出了系统10，系统10包括本发明示例实施方式的低功耗CMOS缓冲电路。该系统10包括时钟产生电路12、选通电路14以及缓冲或扇出电路16。时钟产生电路12生成时钟信号，以提供给选通电路14。选通电路14另外接收选通信号，并生成经选通的信号。可选地，选通电路14可以包括门电路，例如“与”门或者“或”门，其对于输入的时钟信号和选通信号执行“与”或者“或”运算。例如，如果选通电路14实现为“与”门，且选通信号为逻辑低，则无论时钟信号如何，所输出的经选通的信号均为逻辑低。如果选通电路14实现为“或”门，且选通信号为逻辑高，则无论时钟信号如何，所输出的经选通的信号均为逻辑高。选通电路14所提供的经选通的信号被送到扇出电路16。扇出电路16可以包括多个CMOS缓冲电路，以将经选通的信号提供给系统10的多个目的对象，例如寄存器、锁存器、SRAM等。可以知道的是，CMOS缓冲电路可以用于多种应用中，例如用作缓冲时钟信号的扇出缓冲树等。