[发明专利]XTS‑AES加密电路、解密电路及其方法

权利要求书

1.一种XTS-AES数据单元加密电路，其特征在于，数据单元包括m+1个数据块P₀～P_m，m为正整数，其中，第1～m个数据块P₀～P_m-1均具有预设字节数，第m+1个数据块P_m的字节数小于或者等于预设字节数；

所述XTS-AES数据单元加密电路包括：第一加密单元(AES0)、模乘单元、异或单元、第二加密单元(AES1)、第三加密单元(AES2)与缓存与调整单元，其中，

第一加密单元用于对数据单元的调整值进行加密并输出给模乘单元；

模乘单元对第一加密单元的输出或模乘单元的前一运算结果进行模乘运算，并缓存运算结果；

异或单元包括第一异或单元、第二异或单元和第三异或单元，其中，第一异或单元用于对模乘单元的输出与数据单元的数据块之一做异或，第一异或单元的输出耦合到第二加密单元(AES1)的输入；第二异或单元用于对第二加密单元(AES1)的输出与模乘单元的输出做异或，第二异或单元的输出耦合到第三加密单元(AES2)；第三异或单元用于对第三加密单元(AES2)的输出与模乘单元的输出做异或；

缓存与调整单元用于对第二加密单元(AES1)的输出与模乘单元的输出的异或结果进行缓存，缓存与调整单元还用于拼接数据单元的数据块P_m与缓存的数据块，缓存与调整单元的输出耦合到第三加密单元(AES2)。

2.如权利要求1所述的XTS-AES数据单元加密电路，其特征在于，对数据单元的处理包括对应于数据块P₀～P_m的m+1个阶段S₁～S_m+1。

3.如权利要求2所述的XTS-AES数据单元加密电路，其特征在于，

响应于处理数据块的阶段S₁-S_m-1：

第一异或单元，对模乘单元的输出与对应于数据单元的当前阶段的数据块(P₀-P_m-2)做异或；第二加密单元(AES1)对第一异或单元的输出加密，第二异或单元对第二加密单元(AES1)的输出与模乘单元的输出做异或，将第二异或单元处理数据单元的阶段S₁到阶段S_m-1的输出作为所述XTS-AES数据单元加密电路处理所述数据单元的第1到第m-1个输出。

4.如权利要求2-3之一所述的XTS-AES数据单元加密电路，其特征在于，

响应于处理数据块的阶段S_m：

第一异或单元，对模乘单元的输出与对应于数据单元的当前阶段的数据块(P_m-1)做异或；第二加密单元(AES1)对第一异或单元的输出加密，第二加密单元的(AES1)输出提供给所述缓存与调整单元；缓存与调整单元对第二加密单元(AES1)的输出与模乘单元的输出做异或，并缓存异或结果。

5.如权利要求2-4之一所述的XTS-AES数据单元加密电路，其特征在于，

响应于处理数据块的阶段S_m+1：

将数据块P_m提供给所述缓存与调整单元，所述缓存与调整单元所缓存的数据块包括数据块C_m与数据块C_p两部分，所述缓存与调整单元将数据块P_m与数据块C_p合并，将合并的数据块与模乘单元的输出做异或，将异或结果提供给第三加密单元(AES2)；

第三加密单元(AES2)的输出提供给第三异或单元，第三异或单元对第三加密单元(AES2)与模乘单元的结果做异或，第三异或单元的输出作为所述XTS-AES加密电路处理所述数据单元的第m个输出。

6.如权利要求5所述的XTS-AES数据单元加密电路，其特征在于，

缓存与调整单元输出C_m，作为所述XTS-AES数据单元加密电路处理所述数据单元的第m+1个输出。