[发明专利]一种基于FPGA进位链的Vernier型TDC电路

说明书

本发明公开了一种基于FPGA进位链的Vernier型TDC电路，包括粗计数单元、单步Vernier细计数单元、时钟抽取单元和时间戳组合单元：粗计数单元用于产生时间戳结果中的粗计数部分；单步Vernier细计数单元用产生时间戳结果中的细计数部分，单步Vernier细计数单元中的慢、快延迟线分别是只包含2个等效基本延迟单元和1个等效基本延迟单元的环路结构；时钟抽取单元用于寻找和搜索时间上出现于被测信号后且距离其最近的粗时钟信号；时间戳组合单元用于组合输出完整的时间戳结果。本发明克服了现有技术中由于使用大量宽度分布不均匀的延迟单元而导致的非线性误差较大的问题，显著提高了TDC的测量精度。

技术领域

本发明属于时间量的数字化测量技术领域，特别是一种基于FPGA进位链的Vernier型TDC电路。

背景技术

高精度数字时间转换器(TDC)最早是从高能粒子测量领域发展而来，目前已经扩展到很多其他重要的应用领域，如核医学成像、雷达、符合系统、全数字化相位锁相环和激光测距等。它的基本任务是测量两个时间上具有先后达到顺序的电脉冲信号之间的时间间隔。从实现原理上看，目前主流的方法包括：Vernier延迟线方案和抽头延迟线方案。其中Vernier延迟线方案包含两条延迟线，每条延迟线由若干延迟单元级联组成。隶属于不同延迟线的延迟单元的延迟量具有微小差异，该差异值决定了Vernier延迟线方案的分辨率，能够实现小于门延迟的测量精度。抽头延迟线方案则只使用一条延迟线，它也是由若干延迟单元级联组成的，通过将这些延迟单元的状态引出来(被称为抽头)并确定信号在其中的传输状态，可以实现时间测量的功能，其测量精度受限于延迟单元的延迟量，因而其测量精度不能小于门延迟。目前以上两种方案都获得了广泛的应用。

无论采用以上哪种实现方案，非线性误差都是影响测量精度的一个重要因素。这种非线性可以用微分非线性(DNL)和积分非线性(INL)来表示。微分非线性被定义为实际延迟单元的延迟宽度与理想延迟宽度的差，一般用理想延迟宽度(1个LSB)为单位表示。积分非线性被定义为从第一个延迟单元到所在测量节点的延迟单元的微分非线性的和，即所在测量节点的读数值与理想值之间的差，一般也用LSB为单位表示。造成DNL和INL的根本原因在于延迟线中延迟单元的延迟量分布不均匀，其具体数值取决于制作过程中的环境因素以及工作时候的电压，温度等外界因素(被统称为PVT)，而这些因素都是不可控的，因此非线性误差是不可避免的，只能被尽可能地减小。

从实现平台上区分，TDC的载体包括ASIC(Application Specific IntegratedCircuit)专用芯片和FPGA(Field Programmable Gate Array)可编程逻辑器件两类。基于ASIC实现的TDC实现方法较为灵活，例如为了减小PVT的影响，延迟单元的延迟量可以受延迟锁相环(DLL)的延迟电压反馈控制，能够获得较低的非线性误差，目前的技术可以把DNL控制在±10％LSB之内。但是ASIC的开发周期长、成本高，不适合应用在小产量和需要经常性系统改动的场合。而FPGA技术由于其可重构特性，降低了硬件开发的难度并提高了产品面向市场的速度，可以显著节约研发成本。进位链(carry chain)是FPGA中为了实现快速的加法、比较等功能运算而特别制作的，其延迟单元的延迟量非常小，因而被认为是实现TDC功能的最佳片内资源。目前大部分基于FPGA的TDC技术都是基于进位链并采用抽头延迟线的方案实现的，抽头功能可以由延迟单元后面接一个D触发器并通过采样该延时单元的状态来实现，然而该方案的非线性性能较差，DNL一般在±1LSB的水平，有的甚至到几个LSB。造成该现象的原因除了上面分析的由于延迟单元的延迟量分布不均匀外，还包含D触发器所需的采样时钟在FPGA的时钟网络中的到达延迟的分布不均匀性，这类非均匀性同样也是不可控的。不均匀性的程度随着延迟线长度的增加而加剧，限制了此类TDC测量时间的动态范围，使得TDC测量精度和测量范围的确定成为矛盾体，例如短的延迟线易于实现较高的测量精度，但是其测量范围却较小，反之亦然。

发明内容

本发明的目的在于提供一种非线性误差小、测量精度高的基于FPGA进位链的Vernier型TDC电路。