[发明专利]一种时序参数扫描的方法及装置

说明书

技术领域

本发明实施例涉及通信的技术领域，尤其涉及一种时序参数扫描的方法及装置。

背景技术

传统March_C算法在存储器测试中应用非常广泛，也有相对比较好的测试效果。传统March_C算法对跳变故障、固定故障以及大部分的耦合故障的检测是非常有效的。但在检测存储器单元耦合故障和地址开放故障或寻址故障时有一些不足之处，例如单元耦合故障：对于两个小单元粘连，同时并同方向跳变检测不出来，不能存储两个小单元相反的值，这时要存储的值就得不到正确的存储；例如地址开放故障：相邻两个地址位会被同时选择，每次进行写操作都是写相同的地址，无法正确检测此类故障。

采用传统的嵌入式CPU扫描方法检测嵌入式系统中同步动态随机存储器(Synchronous Dynamic Random Access Memory，SDRAM)的最优时序参数，嵌入式CPU进行SDRAM读写时都是single的操作，理论上single操作只维持1个时钟周期。但是也存在特殊情况，如果主芯片数据信号默认是输入，即没有写操作的时候一直是输入状态，SDRAM芯片的数据信号在这种情况下则只驱动一个周期(实际上小于一个周期)，然后就变为高阻，导致这个信号线在操作完成之后就没有了任何驱动。于是，它就保持原来的值，维持多个时钟周期(超过协议要求)，直到下一次被驱动，实际上可以看到电压的缓慢漂移，或可能已缓慢漂移到其他电压值，这样就导致了读操作时有时无法采样到正确的数据，所以无法准确的找到合适的时序参数。

发明内容

本发明实施例的目的在于提出一种时序参数扫描的方法及装置，旨在解决如何传统的嵌入式CPU扫描方法以及传统March_C算法的缺陷。

为达此目的，本发明实施例采用以下技术方案：

第一方面，一种时序参数扫描的方法，所述方法包括：

初始化同步动态随机存储器，配置多组时序参数，遍历每组时序参数；

执行直接存储器存取控制器写同步动态随机存储器操作，并对遍历的不同时序参数进行直接存储器存取控制器读检测，获取正确读写同步动态随机存储器数据所对应的时序参数；

通过数据地址线检测和最小时序参数延时的原则从获取的时序参数中选取一组最优的时序参数。

优选地，所述数据线检测包括：

获取相反的地址A和地址B，向所述地址A和所述地址B依次写入全0和全1，再依次读出，比较结果的正确；

执行所述数据线检测的走零法和所述数据线检测的走一法。

优选地，所述执行所述数据线检测的走零法，包括：

向所述地址B写入预设第一数值全1；

将数据线的最低位设为0，其余为1，并向所述地址A写入所述预设第一数值；

按顺序依次读出所述地址B和所述地址A内的数据值，验证数据的正确性；

若数据错误，则最低位数据线可能存在固定为1错误；

若数据正确，将为0数据线左移一位，低位补1，向所述地址A内写入所述预设第一数值，并重复执行按顺序依次读出所述地址B和所述地址A内的数据值，验证数据的正确性，直到0左移到数据线最高位。

优选地，所述执行所述数据线检测的走一法，包括：

向所述地址B写入预设第二数值全0；

将数据线的最低位设为1，其余为0，并向所述地址A内写入所述预设第二数值；

按顺序依次读出所述地址B和所述地址A内的数据值，验证数据的正确性；

若数据错误，则最低位数据线可能存在固定为0错误；

若数据正确，将为1地址线左移一位，低位补0，向所述地址A内写入所述预设第二数值，并重复执行按顺序依次读出所述地址B和所述地址A内的数据值，验证数据的正确性，直到1左移到地址线最高位。

优选地，所述地址线检测包括：

向相反的地址A和地址B分别写入“0”、“1”交替的数据，依次读出两个地址的数据，再比较读出数据的正确性；

若有错误，则错误位对应的数据线有可能发生数据线粘连；

若正确，执行所述地址线检测的走零法和所述地址线检测的走一法。

优选地，所述执行所述地址线检测的走零法，包括：

将地址线的最低位设为0，其余为1，向所述地址写入预设第三数值；

将地址线为0的最低位地址线左移一位，向所述地址写入预设第三数值；

读上一次写入所述预设第三数值的地址内的数据，验证数据的正确性；

若数据错误，则相应位的地址线可能存在地址线固定为1错误；