[发明专利]一种高速采样器

说明书

技术领域

本发明涉及高速采样领域，更具体的说，是涉及一种高速采样器。

背景技术

采样率是评判逻辑分析仪性能优劣的重要指标之一，它直接体现了逻辑分析仪抓取信号的能力，采样率越高意味着时序分析分辨率越高。

目前，国内逻辑分析仪的高速采样主要采用多时钟相位采样方法，需要多个不同相位的时钟才能实现高速采样，但由于受到芯片工艺、锁相环精度、输出时钟通道数量、布线资源等因素限制，造成采样频率很难突破4GSa/s。

发明内容

有鉴于此，本发明提供了一种高速采样器，用以提高采样频率，进而弥补国产逻辑分析仪的采样频率难以超过4GSa/s的空白。

为实现上述目的，本发明提供如下技术方案：

一种高速采样器，包括：

信号输入模块，用于接入信号数据，并通过n个通道传输所述信号数据；

n个分别与所述信号输入模块相连的延时矩阵模块，其中，每一个所述延时矩阵模块用于接收一个通道传输的信号数据，对所述信号数据进行延时，获得多个延时数据；

连接在每一个所述延时矩阵模块上的同步模块，所述同步模块用于接收连接的所述延时矩阵模块获得的多个延时数据，对所述多个延时数据进行高速同步采样，获得采样数据；

与所述同步模块连接的整合输出模块，用于接收到n个通道传输来的所述采样数据时，整合并输出第一信号数据，其中，所述第一信号数据为整合n个通道传输来的所述采样数据的数据；

其中，n为正整数。

优选地，所述延时矩阵模块包括：

K个并行连接的列延时单元，所述K为正整数；

每一个所述列延时单元，用于对接收一个通道传输的所述信号数据进行延时，获得多个延时数据。

优选地，所述列延时单元包括：

输入延时单元和L个逻辑延时单元，所述L为正整数；其中：

所述输入延时单元与第一个所述逻辑延时单元连接，用于控制所述信号数据到达第一个所述逻辑延时单元的时间，其中，所述时间为Tdelay；

所述逻辑延时单元，用于依据延时值，对所述信号数据进行相移延时，所述逻辑延时单元的延时值为Tlogic，其中，L个所述逻辑延时单元串行连接；

所述输入延时单元与L个所述逻辑延时单元构成一个延时链，所述信号数据经过所述延时链时，所述输入延时单元与第一个所述逻辑延时单元的连接端、相邻连接的两个所述逻辑延时单元的连接端和最后一个所述逻辑延时单元的输出端均为输出抽头，其中，在所述相邻连接的两个所述逻辑延时单元的连接端和最后一个所述逻辑延时单元的输出端作为的输出抽头处，输出经所述逻辑延时单元延时后的延时数据。

优选地，所述k个并行连接的列延时单元中，

一个当前级列延时单元的输入延时单元的延时时间与一个后级列延时单元的输入延时单元的延时时间存在时间差，所述时间差满足条件：

其中，Tdelay1为当前级列延时单元中输入延时单元的延时时间，Tdelay2为后级列延时单元中输入延时单元的延时时间，Tlogic为k个并行连接的列延时单元内所有的所述逻辑延时单元中每一个的延时值，K为并行连接的列延时单元个数，k为正整数，且k大于等于2。

优选地，所述逻辑延时单元，具体用于：

在所述逻辑延时单元的延时值Tlogic满足条件时，对所述信号数据进行相移延时，所述条件为：

其中，Tlogic为逻辑延时单元的延时值，Tsystem为系统时钟周期，j为列延时单元的延时链输出抽头的级数，且j为正整数。

优选地，在所述同步模块对所述多个延时数据进行高速同步采样，并获得采样数据时，所述同步模块，具体用于：

采集多个延时数据在上升沿时刻的值，作为采样数据。

优选地，在所述同步模块采集多个延时数据在上升沿时刻的值时，所述同步模块，具体用于：

依据采样频率采集多个延时数据在上升沿时刻的值，所述采样频率为：

其中，所述K为并行连接的列延时单元个数，且k为正整数，j为列延时单元的延时链输出抽头的级数，Tsystem为系统时钟周期。