[发明专利]一种时序网表管理方法及装置

说明书

本发明提供了一种时序网表管理方法及装置，该方法包括：根据设计文件获取时序网表，查找时序网表内各设备的时序模型，为各设备建立子时序网表；子时序网表包括设备所有节点、各节点与其他节点的连接关系，节点包括设备的管脚；获取子时序网表中输入节点及其前向路径的路径时延信息，将前向路径的路径时延信息添加到输入节点的后向路径上，删除子时序网表中输入节点及其前向路径；根据端口映射关系，利用删除输入节点及其前向路径的子时序网表生成设计文件的最终时序网表。通过本发明的实施，基于静态时序分析的时序网表优化方法，优化了时序网表中时序路径的存储结构，减小内存使用，同时在保证分析结果的准确性的基础上，提高EDA软件运行效率。

技术领域

本发明涉及FPGA时序分析领域，尤其涉及一种时序网表管理方法及装置。

背景技术

FPGA(Field-programmable Gate Array,现场可编程门阵列)是在可编程器件的基础上进一步发展的产物，它是作为ASIC(Application Specific Integrated Circuit，专用集成电路)领域中的一种半制定电路而出现的，采用FPGA的关键优点是在设计阶段中客户可根据需要修改电路，直到对设计工作感到满意为止。静态时序分析是大规模集成电路设计中非常重要的一个方面，在电路设计过程中，为了得到一个最佳的电路设计，在结构逻辑、电路布局布线等方面时序分析起着关键性的作用。

静态时序分析既要检验电路的最大延迟以保证电路在指定的频率下能够满足建立时间的要求；同时又要检验电路的最小延迟以满足保持时间的需求。芯片的设计只有通过了静态时序分析才能真正完成甚至在从逻辑综合开始后的每一个步骤的结果都需要满足或部分满足时序的要求。随着芯片尺寸的减小和继承密集化的增强、电路设计复杂度的增加、电路性能要求的提高等，新的变化都对芯片内的时序分析提出了更高的要求。

时序网表是设计文件在EDA(Electronic Design Automation，电子设计自动化)软件中存储的一种数据结构，它包含了设计文件中用到的所有资源，包含端口，数据以及内部的连接关系；静态时序分析就是以时序网表为对象，从时序模型库中找到与设计文件中相匹配的时序模型，找到相应单元和线网的时延，得到时延后，还必须在所有的从触发器到触发器间的组合逻辑块中找到最长路径和最短路径，以便进行建立时间检查(setup)和保持时间检查(hold)，而为了实现这些功能，现有的时序网表内容较多，占用内存较大。

因此，本领域技术人员亟待提供一种时序网表管理方法，以解决现有时序网表内容较多导致占用内存较大的技术问题。

发明内容

本发明提供了一种时序网表管理方法及装置，以解决现有时序网表内容较多导致占用内存较大的技术问题。

本发明提供了一种时序网表管理方法，其包括：

根据设计文件获取时序网表，查找时序网表内各设备的时序模型，为各设备建立子时序网表；子时序网表包括设备所有节点、各节点与其他节点的连接关系，节点包括设备的管脚；

获取子时序网表中输入节点及其前向路径的路径时延信息，将前向路径的路径时延信息添加到输入节点的后向路径上，删除子时序网表中输入节点及其前向路径；

根据端口映射关系，利用删除输入节点及其前向路径的子时序网表生成设计文件的最终时序网表。

进一步的，路径时延信息包括延时信息及起始节点，获取子时序网表中输入节点及其前向路径的路径时延信息，将前向路径的路径时延信息添加到输入节点的后向路径包括：筛选出子时序网表中所有的输入节点，查找输入节点所有前向路径，获得各前向路径延时信息及起始节点，将各输入节点的前向路径的延时信息添加到其后向路径上，更新触发条件的信号极性，将后向路径的起始节点设置为前向路径的起始节点，信号极性包括上升沿和下降沿。