[发明专利]一种面向非规则三维集成电路片上网络的路由方法及系统

说明书

本发明提出一种面向非规则三维集成电路片上网络的路由方法及系统，该方法包括根据所述非规则三维集成电路片上网络的拓扑结构，判断采用基于汉密尔顿路径的容错路由算法路由数据包，或基于生成树的容错路由算法路由数据包；若采用基于所述汉密尔顿路径的容错路由算法路由数据包，根据源节点与目的节点的位置确定使用按照节点编号单调上升或单调下降的顺序进行路由容错；若采用基于所述生成树的容错路由算法路由数据包，则选择生成树根节点，根据根节点，以及源节点与目的节点的位置，选择传输路径完成所述数据包的传输。

技术领域

本发明涉及集成电路的技术领域，特别涉及一种面向非规则三维集成电路片上网络的路由方法及系统。

背景技术

三维集成技术是一种将芯片不同的器件层堆叠起来，垂直集成在一起的一种封装技术(Banerjee K,et al.,“3-D ICs:a novel chip design for improving deep-submicrometer interconnect performance and systems-on-chip integration,”inProceedings of the IEEE,Volume:89,Issue:5,2001,pp.602-633.)。这种技术可以缩短芯片内物理连线长度，达到降低系统时延和功耗的作用。图1是一个简单的4*2*3三维芯片片上网络(network-on-chip，NoC)的示意图，拓扑结构是常见的三维Mesh结构。图中有3个不同器件层，24个处理单元(processing element，PE)分别连接各自不同的路由器节点(下称“节点”)，节点之间通过水平或者垂直方式互连。

网络拓扑是三维片上网络的一个重要架构属性，三维片上网络的规则网络拓扑有很多种，例如三维Mesh、三维Torus，三维Folded Torus和三维BFT(Butterfly Fat-Tree)等，然而，在实际的工业界三维多处理器芯片(chip multi-processor，CMP)中，由于处理单元一般都采用异构方式设计，不同的处理单元通常设置为不同的功能模块以满足实际应用的需求，例如，某些处理单元可以安置处理器，其他处理单元可以嵌入二级或三级高速缓存等，因此，三维CMP的片上网络拓扑多为不规则拓扑，具体而言，网络中每一个器件层的结构皆不相同，且每一个节点与其上下对应的邻居节点之间的垂直链接的分布也是非均匀的，如图2所示的典型非规则三维片上网络。

由于三维集成电路的复杂度和集成度不断提高，极大影响了片上网络的通信效率，同时致使网络中部件的故障发生几率也相应增高，为了保障三维片上网络的正常通信，需要引入适当的容错方法，通常，片上网络的故障分为瞬态性故障和永久性故障，这些故障可能发生在处理单元、网络接口、路由器或者路由器间的链路等部件中，在本发明中，我们主要关注网络中常见的永久性链路故障，这类故障一旦发生则不能被修复，对于片上网络的通信将产生比瞬态性链路故障更为严重的影响，需要注意的是，由于永久性故障的发生也可能导致原本规则的网络拓扑结构具有不规则的特点，这种情形同样适用于本发明提出的方法及系统。

国内外针对传统的二维片上网络的容错方法研究已经比较成熟，但是针对三维片上网络，尤其是非规则拓扑结构三维片上网络(下称“非规则三维片上网络”)的相关成果则较少，一般而言，面向存在永久性链路故障的片上网络的容错方法通常分为以下几类：1)使用冗余部件替换失效部件；2)通过在故障部件周围添加外围逻辑电路使数据包避开故障区域；3)使用可靠路由方法，直接控制数据包绕过故障链接。

通常，针对大部分应用设计的片上网络规模较小、片上资源有限的现状，如何设计低成本且高可靠性的容错方法对于保障此类三维片上网络的通信质量至关重要，由于冗余技术和外围电路设计都需要对芯片的物理结构进行改造，会产生一定程度的面积及功耗的开销，且电路规模越大该开销越明显，另一方面，可靠路由方法作为一种轻量级的片上网络容错方法，不仅不会改变芯片的结构，且能在网络发生故障时继续完成通信任务，并保证较高的通信性能，该类方法已广泛应用于二维和三维片上网络中，但主要局限于规则的三维网络拓扑结构。