[发明专利]始终开启部件中的时钟切换

权利要求书

1.一种方法，包括：

在集成电路的其余部分掉电的时间期间监测所述集成电路中的第一部件中的音频样本，其中所述第一部件在所述时间期间通电并根据第一时钟操作；

由所述第一部件检测所述音频样本中的关键短语；

响应于所述检测使所述集成电路的至少一部分上电；

确定在所述集成电路内使用的第二时钟为可用的，其中所述第二时钟具有至少一个特征，所述至少一个特征指示对于所述集成电路而言与所述第一时钟的对应特征相比更高的性能/质量；

响应于所述确定，在所述第一部件中切换至所述第二时钟，同时确保在所述切换期间不超过阈值数量的音频样本丢失或损坏；

由根据所述第一时钟操作的所述第一部件捕获第一多个所述音频样本；

由根据所述第二时钟操作的所述第一部件捕获第二多个所述音频样本；

将所述第一多个所述音频样本和所述第二多个所述音频样本写入所述集成电路所耦接到的存储器；以及

将来自所述存储器的所述第一多个所述音频样本和所述第二多个所述音频样本作为单个短语来处理。

2.根据权利要求1所述的方法，其中所述至少一个特征包括相位噪声。

3.根据权利要求1所述的方法，其中所述至少一个特征包括频率精度。

4.根据权利要求1所述的方法，其中所述至少一个特征包括占空比。

5.根据权利要求1所述的方法，其中所述至少一个特征包括周期抖动。

6.根据权利要求1所述的方法，其中所述处理由处理器执行，所述处理器是所述集成电路的被上电部分的一部分。

7.根据权利要求6所述的方法，其中所述上电包括在所述处理器上引导操作系统。

8.根据权利要求1所述的方法，还包括在所述集成电路中的振荡器中生成所述第一时钟。

9.根据权利要求8所述的方法，还包括在所述集成电路中的锁相环(PLL)中生成所述第二时钟。

10.一种集成电路，包括：

一个或多个处理器；和

第一电路，所述第一电路耦接至所述一个或多个处理器，其中所述第一电路被配置为：

在所述一个或多个处理器掉电的时间期间保持上电；

在所述一个或多个处理器掉电的时间期间接收由一个或多个音频输入设备捕获的第一多个音频样本，其中在所述一个或多个处理器掉电的时间期间，所述第一电路根据第一时钟操作；

在所述第一多个音频样本中检测预先确定的模式；

响应于检测到所述预先确定的模式使得所述一个或多个处理器上电，其中第二时钟响应于所述上电而激活；

响应于所述第二时钟变得可操作且不丢失多于阈值数量的音频样本，切换至所述第二时钟；

捕获根据所述第二时钟操作的第二多个音频样本；以及

将所述第一多个音频样本和所述第二多个音频样本写入所述集成电路所耦接到的存储器；并且

其中所述一个或多个处理器被配置为将来自所述存储器的所述第一多个音频样本和所述第二多个音频样本作为单个短语来处理。

11.根据权利要求10所述的集成电路，其中所述预先确定的模式表示包括一个或多个字词的言语表达的声音。

12.根据权利要求10所述的集成电路，还包括耦接至所述第一电路的存储器控制器，其中所述第一电路被配置为向所述存储器控制器提供一个或多个存储器控制器参数，以对所述存储器控制器进行编程以响应于所述上电而操作。

13.根据权利要求10所述的集成电路，其中所述第一电路包括缓冲区，所述缓冲区被配置为存储在所述上电期间和所述上电之后接收到的所述第一多个所述音频样本和所述第二多个音频样本。