[发明专利]混合数/模转换系统

说明书

在所描述的实例中，数/模转换DAC电路(100)具有由高阶位(D[n+1:N])控制的电阻器梯电路(130)及由低阶位(D[1:n])控制的电阻器串电路(110)。所述电阻器梯电路(130)包含主干电阻器(131)和分支电阻器(132)。所述主干电阻器(131)具有主干电阻，且所述分支电阻器(132)具有大体上等于所述主干电阻的两倍的分支电阻。所述电阻器串电路(110)包含串电流源(120)、串电阻器(114)及桥电阻器(117)。所述串电流源(120)经配置以产生串电流，所述串电流是基于参考电压除以预定电阻的比率。所述串电阻器(114)具有对应于所述预定电阻的串电阻，且其经配置以基于从所述低阶位(D[1:n])解码的选择信号(143)而选择性地接收串电流。

背景技术

数/模转换(DAC)电路用于将数字信号转换为模拟信号。一般来说，DAC电路可采用串配置或梯配置。采用串配置的DAC电路往往是空间高效及功率高效的，但其更容易受到由工艺失配引起的失真。相比之下，采用梯配置的DAC电路往往对工艺失配较不敏感，但其带来增加的布局面积及功耗的花费。

先前已尝试将串配置与梯配置组合。这些组合通常涉及由梯电路跟随的电压驱动的串电路。因为串电路由恒定电压源驱动，所以串电路需要额外输出缓冲器以使积分非线性(INL)误差及差分非线性(DNL)误差最小化。额外输出缓冲器增加整个DAC电路的功耗及布局大小。在实施多个转换通道的DAC系统中，包含额外输出缓冲器的花费可能非常高。因此，需要一种提供高精度但不会招致额外输出缓冲器的花费的DAC系统。

发明内容

在所描述的实例中，系统及技术涉及提供高容量及高精度DAC性能但不会招致额外输出缓冲器的花费的数/模转换(DAC)架构。更具体来说，所揭示的DAC架构包含一或多个电流源，其用于改进电阻器串的可靠性及用于减轻电阻器梯中的工艺失配。

在一个实例中，所揭示的架构包含具有串电流源、电阻器串、串开关电路及桥电阻器的DAC电路。所述串电流源经配置以基于参考电压除以预定电阻的比率来产生串电流。所述串电流源具有串电流输出引线以递送串电流。所述电阻器串具有跨越高串节点及低串节点耦合的串电阻器。所述串电阻器具有基于所述预定电阻的串电阻。所述串开关电路耦合到所述串电流输出引线，使得所述串开关电路经配置以基于数字输入信号选择性地将串电流递送到所述串电阻器。所述桥电阻器耦合在所述电阻器串的高串节点与所述电阻器串外部的串输出节点之间，且所述桥电阻器具有基于所述串电阻的桥电阻。

在另一实例中，所揭示的架构包含具有输入、电阻器梯电路及电阻器串电路的DAC电路。所述输入经配置以接收具有高阶位及低阶位的数字信号。所述电阻器梯电路由高阶位控制，且其包含主干电阻器及分支电阻器。所述主干电阻器具有主干电阻，且所述分支电阻器具有大体上等于所述主干电阻的两倍的分支电阻。所述电阻串电路由低阶位控制，且其包含串电流源、串电阻器及桥电阻器。所述串电流源经配置以产生基于参考电压除以预定电阻的比率的串电流。所述串电阻器具有对应于所述预定电阻的串电阻，且所述串电阻器经配置以基于从低阶位解码的选择信号而选择性地接收串电流。所述桥电阻器耦合在所述串电阻器与所述主干电阻器之间，且所述桥电阻器具有基于所述串电阻及所述预定电阻的桥电阻。

在又一实例中，所揭示的架构包含具有输入、电阻器梯电路及电阻器串电路的DAC电路。所述输入经配置以接收具有m个高阶位及n个低阶位的数字信号，其中m包含第一正整数，且n包含第二正整数。所述电阻器梯电路由高阶位控制，且其包含主干电阻器及分支电阻器。所述主干电阻器具有主干电阻，且所述分支电阻器具有大体上等于所述主干电阻的两倍的分支电阻。所述电阻器串电路由低阶位控制，且其包含串电流源、串电阻器及串开关电路。所述串电流源经配置以产生基于参考电压除以所述分支电阻的比率的串电流。所述电阻器串包含耦合在连续抽头节点之间的2ⁿ个抽头节点及2ⁿ-1个串电阻器。每一串电阻器具有大体上等于所述分支电阻的1/2ⁿ分数的单位电阻。所述串开关电路经配置以基于低阶位的解码值而选择性地将串电流递送到所述抽头节点中的一者。

附图说明