[实用新型]一种基于FPGA的多路抢答器

说明书

技术领域

本实用新型涉及一种多路抢答器。

背景技术

目前，常用的抢答器多是采用单片机为核心进行控制，这种系统使用的芯片多，随着功能的增加，电路更加复杂，而且不利于产品的升级换代。基于FPGA的多路抢答器由于在FPGA芯片内部实现抢答鉴别、译码驱动、计时、计分、分频等功能，外部芯片数量大为减少，所以系统体积小，功耗低，电路结构简单，同时系统的可移植性强。

实用新型内容

针对现有多路抢答器存在结构复杂的问题，本实用新型提供了一种基于FPGA的多路抢答器，本实用新型结构相对简单，系统体积小，详见下文描述。

一种基于FPGA的多路抢答器，电路装置包括：FPGA主控制器、按键模块、时钟模块、数码管显示模块、LED指示模块、电源模块、蜂鸣器模块、下载器模块，其特征在于，所述按键模块与所述FPGA主控制器相连；所述时钟模块与所述FPGA主控制器相连；所述数码管显示模块与所述FPGA主控制器相连；所述LED指示模块与所述FPGA主控制器相连；所述蜂鸣器模块与所述FPGA主控制器相连；所述电源模块与所述FPGA主控制器相连；所述下载器模块与所述FPGA主控制器连接。

所述数码管采用动态显示的工作方式。

所述按键模块包括抢答输入按钮，系统复位按钮，抢答开始按钮，分数清零按钮，倒计时时间装载和调整按钮。

所述FPGA型号为EP3C25F324C8N。

本实用新型提供的技术方案的有益效果是：用FPGA芯片在内部实现抢答组别鉴别与锁存功能，抢答开始后倒计时功能，各组分数统计功能，数码管译码驱动功能，输入时钟信号分频功能，这样的设计减少了外部所需芯片的数量，降低了系统复杂度，提高了产品的市场竞争力；而且FPGA具有高度的可重构性，非常易于产品的后期扩展及升级。

附图说明

图1为基于FPGA的多路抢答器的结构示意图。

图2为FPGA内部电路的设计原理图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。

在基于FPGA的多路抢答器中，应充分利用FPGA的内部资源，从而减少扩展芯片的数量。本实用新型的实现思路是在FPGA芯片内部实现抢答选手鉴别与锁存，抢答开始后倒计时，各组分数统计，数码管译码驱动，输入时钟信号分频功能，外部只连接必要的输入、输出设备即可。

基于上述的分析，本实用新型提供了一种基于FPGA的多路抢答器，参见图1和图2，详见下文描述。

作为具体实施例，请参考图1所示。该基于FPGA的多路抢答器电路装置包括：FPGA主控制器、按键模块、时钟模块、数码管显示模块、LED指示模块、电源模块、蜂鸣器模块、下载器模块，其特征在于，所述按键模块与所述FPGA主控制器相连，实现系统复位、倒计时时间的调整、抢答开始、分数清零功能；所述时钟模块与所述FPGA主控制器相连提供系统基准时钟；所述数码管显示模块与所述FPGA主控制器相连进行抢答组号、各组分数和倒计时时间的显示；所述LED指示模块与所述FPGA主控制器相连，用LED灯指示抢答组别；所述蜂鸣器模块与所述FPGA主控制器相连进行倒计时时间到提醒；所述电源模块与所述FPGA主控制器相连；所述下载器模块与所述FPGA主控制器相连实现程序的下载。

实际应用中，数码管采用的是16个7段共阴数码管；FPGA芯片是EP3C25F324C8N。

作为具体实施例，基于FPGA的多路抢答器的设计原理图请参见图2。QD模块实现抢答鉴别锁存功能，RST为系统复位端，A，B，C，D为四个抢答输入端；JSQ模块实现倒计时功能，LD，AT，BT为时间调整端，EN为抢答开始信号，BEEP为倒计时时间到提醒端；JFQ模块实现计分功能，RST1为分数清零端，ADD和SUB分别为加分和减分端；FPQ模块实现分频功能，为系统提供所需的时钟信号，CLK引脚外接1MHZ时钟信号，通过FPQ模块产生1HZ和1KHZ信号分别给JSQ和YMQ；YMQ模块实现数码管的译码驱动功能。

以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。