[实用新型]浮点数加法运算控制器

说明书

技术领域

本实用新型属于电数字数据处理技术领域，具体涉及到浮点数加法运算控制器。

背景技术

现代科学技术对数据运算精度要求及大量数据的存储要求越来越高，这就使得设计一种浮点数运算及存储处理电路显得更为重要，现代生产工艺的发展使得现场可编程门陈列FPGA的成本越来越低，在实际使用中，FPGA具有灵活可配置的特点，逐渐取代专用集成电路ASIC。现有技术对于大量浮点数的传输，运算及结果处理存在以下不足：大量浮点数的传输需要CPU干预的太多，影响CPU的执行效率；浮点数的加法运算多采用软件实现，这就耗费大量的CPU执行时间；浮点数的加法运算结果多采用软件指令回读方式，每一次结果就要回读，执行的指令太多。

PCI总线是个人电脑中使用最为广泛的接口，具有与处理器和存储器子系统完全并行操作的能力，隐含中央仲裁系统，并采用多路复用方式(地址线和数据线)减少了引脚数，还可以采用DMA传输，传输速度快，最大数据传输速率133MB/s。

发明内容

本实用新型所要解决的技术问题在于克服现有浮点数加法运算技术的不足，提供一种设计合理、结构简单、使用方便的浮点数加法运算控制器。

解决上述技术问题所采用的技术方案是它具有：对浮点数加法运算控制器进行控制的FPGA电路；Flash电路，该电路与FPGA电路相连；通信电路，该电路与FPGA电路相连；PCI电路，该电路与FPGA电路相连。

本实用新型的FPGA电路为：集成电路U2A的K2脚、K1脚、K4脚、K5脚、L1脚、L2脚依次接集成电路U1的105脚～100脚，集成电路U2A的J4脚、M1脚～M3脚依次接集成电路U1的98脚～95脚，集成电路U1的L3脚、N1脚、N2脚、P1脚、P2脚、N3脚、N4脚依次接集成电路U1的54脚～60脚，集成电路U2A的P3脚、L4脚、M4脚依次接集成电路U1的63脚～65脚；

集成电路U2B的E2脚、E1脚、G4脚、E4脚、E3脚、D1脚、D2脚、F3脚、D4脚、D3脚、C2脚、C1脚依次接集成电路U1的143脚、151脚、135脚、134脚、152脚、159脚、146脚、153脚、163脚、158脚、134脚、150脚，集成电路U2B的F4脚、C3脚接Flash电路；

集成电路U2C的A7脚、B7脚、D8脚、B6脚、A6脚、D7脚、D6脚、C6脚～C4脚、B5脚、A5脚、B4脚、A4脚、A3脚、B3脚依次接集成电路U1的66脚～68脚、71脚～83脚；

集成电路U2D的B14脚、A14脚、C13脚、C12脚、B13脚、A13脚、B12脚、A12脚、C11脚、B11脚、A11脚、B10脚、A10脚、D9脚、D11脚、D10脚依次接集成电路U1的84脚～87脚、94脚、93脚、91脚、92脚、142脚、157脚～155脚、144脚、160脚、139脚、138脚；

集成电路U2E的H12脚、J12脚、G16脚、G15脚、F15脚、F16脚、H13脚、G12脚、G13脚、E13脚、F13脚、D15脚、D16脚、E15脚、E16脚、F14脚、C15脚、C16脚、C14脚、D13脚、E14脚、D14脚依次接集成电路U1的131脚～117脚、114脚～110脚、107脚、106脚；

集成电路U2F的K13脚、N13脚、N14脚、P15脚、P16脚、N15脚、N16脚、M14脚、P14脚、M15脚、M16脚、L14脚～L16脚、K16脚、K15脚接通信电路；

集成电路U2G的T11脚、R11脚、P11脚、R10脚、T10脚、P12脚、T12脚依次接集成电路U1的136脚、145脚、148脚、90脚、137脚、53脚、149脚；

集成电路U2H的T7脚、R7脚、T8脚、R8脚接通信电路，集成电路U2H的R3脚、T3脚、P5脚、P4脚接地；

集成电路U2I的H4脚、F1脚接Flash电路，集成电路U2I的J13脚、K12脚接地，集成电路U2I的G5脚通过电阻R3接地、L13脚通过电阻R4接3V电源、J5脚通过电阻R5接3V电源、M13脚通过电阻R6接3V电源；