[发明专利]高速多相时钟同步方法

说明书

技术领域

本发明涉及一种高速多相时钟同步方法，尤其是一种使得异步输入信号从给定的第一相时钟开始顺序进入或离开高速多相时钟域的同步方法。

背景技术

目前，随着工艺特征尺寸的缩小，集成电路正朝着速度越来越高的方向发展。同时，为了提高数字电路或数模混合电路的处理能力，多相时钟被广泛采用，以克服等效的单相时钟无法产生或产生了但因大于电路延迟无法应用的问题。随着对处理能力要求的不断提高，多相时钟的等效速度也不断增加，一方面反映在时钟周期不断减小，另一方面反映在相位间隔不断减小及相位数不断增加，前者如前述受电路延迟的限制，后者则受产生的时钟的抖动及时钟布线时的偏移限制。虽然这样，但总体趋势是高速多相时钟被越来越广泛地采用，如高速读写存储器等电路中。

在应用高速多相时钟的电路中，基本的问题是如何对异步输入信号进行同步，即如何使得异步输入信号从给定的第一相时钟开始，顺序进入或离开高速多相时钟域。如果不对异步输入信号进行同步，则异步输入信号或经过逻辑处理的异步输入信号将从某一未知相时钟开始，顺序进入高速多相时钟域，并从某一未知相时钟开始离开。这样会对后续的处理带来困难甚至带来错误，因此有必要提供一种方法，对异步输入信号进行同步，即使得异步输入信号从给定的第一相时钟开始，顺序进入或离开高速多相时钟域。

一种现有的针对低速多相时钟信号的同步方法是，针对给定第一相时钟的前一相时钟加入D触发器进行同步，使得经过同步的异步输入信号在给定第一相时钟有效沿前变为有效。图1是相关方法的时序示意图。异步输入信号wr经过同步产生wr_sync在给定第一相时钟上升沿前变为高电平。

然而，相关方法不适用于针对高速多相时钟信号的同步。当多相时钟相位间隔接近D触发器的CK-Q延迟时，采用相关方法无法确保经过同步的异步输入信号在给定的第一相时钟有效沿前变为有效。一种缓解的方法是针对给定第一相时钟的前某一相时钟加入D触发器进行同步，使得经过同步的异步输入信号刚好在给定第一相时钟有效沿前变为有效。

但是，上述两种方法尤其是用于缓解的第二种方法假设了理想的时序条件。实际中，多相时钟的抖动及偏移在高速时存在很大影响，并且D触发器存在CK-Q延迟不确定性，这些都使得相关方法不具备可靠性，从而无法针对高速多相时钟情形进行应用。

发明内容

为了解决现有技术中的上述技术问题，本发明提供一种结构简单、可靠性高的高速多相时钟同步方法，使得异步输入信号从给定的第一相时钟开始顺序进入或离开高速多相时钟域。

所述高速多相时钟同步方法包括：高速多相时钟信号；异步输入信号；第一个带异步复位或置位的时钟下降沿（上升沿）触发的D触发器，接受经过亚稳态消除电路的异步输入信号，由高速多相时钟信号前半组的某一相时钟控制；第二个带异步复位或置位的时钟下降沿（上升沿）触发的D触发器，接受第一个D触发器Q端输出，由高速多相时钟后半组的某一相时钟控制；一个亚稳态消除电路，接受异步输入信号，产生第一个D触发器触发时稳定的输入信号；第一个D触发器的输出经过逻辑处理，作为高速多相时钟信号前半组控制的上升沿（下降沿）触发的寄存器组的输入；第二个D触发器的输出经过逻辑处理，作为高速多相时钟信号后半组控制的上升沿（下降沿）触发的寄存器组的输入。

由此，本发明可在充分考虑高速多相时钟抖动及偏移，和D触发器CK-Q延迟不确定性的情况下，利用高速多相时钟及D触发器和寄存器组工作时的时序关系，以简单结构、高可靠性实现了异步输入信号从给定的第一相时钟开始顺序进入或离开高速多相时钟域的效果。

下面结合附图和具体实施方式对本发明作进一步详细的说明。

附图说明

图1是现有技术中的针对低速多相时钟信号的同步方法的时序示意图。

图2是实施例中高速多相时钟信号clk的时序示意图。

图3是表示本发明的实施例的高速多相时钟同步方法的示意图。

具体实施方式

图3是表示本发明的实施例的高速多相时钟同步方法100的示意图。在实施例中，异步输入信号wr从给定的第一相时钟clk<0>开始，顺序进入或离开高速多相时钟域clk<0:47>。把高速多相时钟信号clk中的相位数目是48、相位间隔是30ps、时钟周期是1.44ns的情形作为例子来加以解释。图2是实施例中高速多相时钟信号clk的时序示意图，同步方法中涉及的关键相位的时钟信号被标出，虚线表示了需要考虑的关键时钟信号间的相位情况。